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FPGA
sduyyy
这个作者很懒,什么都没留下…
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如何在Quartus II中设置Virtual pin
为了验证FPGA工程中的某个模块的功能和时序的正确性,常常需要对其单独进行验证,但是这些模块通常都与内部的众多信号相连(如系统总线,中断信号线等),往往一个模块的对外接口引脚会多达几百个,对其单独仿真的话,可能会对目标FPGA造成IO资源不足的情况。即使IO资源满足,当众多内部信转载 2011-07-13 16:19:25 · 1836 阅读 · 0 评论 -
Error: Can't continue timing simulation because delay annotation information for design is missing
Error: Can't continue timing simulation because delay annotation information for design is missing原因如下:CAUSE: You attempted to simulate a de转载 2011-07-13 19:00:37 · 6248 阅读 · 2 评论