接口数据流控制问题

 用fpga做接口逻辑的时候，难免会遇到数据和控制信号同步问题。通过调整该部分时序问题，解决方法总结如下：

如果用了always块对数据做了寄存的话，那必须对控制信号也要坐一次寄存，否则控制信号会出现比数据先到达的情况，并且偏移了一个时钟的数据。

如果用偏移小于一个时钟，此时低速采集数据的话，可以通过改变数据采集时钟沿来得到数据。如果是高速采集的话，例如采集数据超过180M的话，那必须约束时序来得到正确数据。如果是差分信号进来的话，匹配电阻是100欧姆。信号是串行进来，首先进行做串并转换，最好是把外面进来的时钟引入到全局时钟上去，提高驱动能力。