高速电路之时钟电路设计

  时钟电路可被比喻为人体的心脏，是高速电路设计中至关重要的部分。随着系统设计复杂性和集成度大规模的提高，对时钟电路的要求也越来越高，从晶体到晶振，再到压控晶振，温度补偿型晶振等；从单端输出的 TTL电平，到差分对的LVPECL、LVDS等电平，
时钟电路的复杂度和重要性越来越高。本节将主要基于高速电路设计中常用的时钟器件进行讨论。

1.与时钟电路相关的经典案例

【案例 1】系统时钟偏快的问题
  某通信产品运行时，用户界面显示的系统时间总是偏快。该产品基于Intel X86 架构，系统上电后，与内部电池供电的CMOS 模块校准时间，此后就基于南桥芯片ICH3的14.318MHz时钟电路进行计时。
【讨论】
  在系统上电之初，时间是准确的，只是在运行中显示的时间越来越快，因此问题的根源应该在ICH3的14.318MHz时钟电路。
ICH3的14.318MHz时钟由Cypress公司的时钟驱动芯片CY28405提供，如下图所示为CY28405芯片的框图。

更换不同厂家的14.318MHz晶体，问题依旧。因此问题不是出在晶体，而是驱动器CY28405。
查看芯片资料得知，CY28405对外加晶体的容性负载有一定要求。下图（左），左边是设计者们非常熟悉的晶体工作电路图，右边是CY28405晶体负载等
效电路图。从下图（右）可知，晶体容性负载除了包括外部的Trim电容外，还包括引线电容以及引脚电容。

晶体容性负载的计算公式为：
CL=1/[1/(Cel+Csl+Cil)+1/(Ce2+Cs2+Ci2)]
假设晶体两端引线和引脚电容完全相等，即Cs1=Cs2=Cs，Ci1=Ci2=Ci，且外部Trim电容也相等，即Ce1=Ce2=Ce，则可求出：
Ce=2×CL-(Cs+Ci)
其中，
CL——晶体容性负载，这是晶体稳定工作的基本要求，根据晶体器件资料，该晶体要求CL=20pF;
Ce—外部（Trim）电容;
Cs——引线（Trace）电容，根据CY28405芯片资料，取2.8pF
Ci—引脚电容，根据CY28405芯片资料，在3~6pF区间，此处取6pF。
可以求出，为了满足晶体容性负载CL=20pF 的要求，外加的 Trim电容的要求为：Ce1=Ce2=Ce=2×20pF-(2.8pF+6pF)=31.2pF。
而本设计中，两个外部的 Trim电容均为10pF，在这种情况下，晶体容性负载CL=9.4pF，小于20pF容性负载的要求，即容性负载偏小。当晶体的容性负载偏小时，其振荡频率将会略高于标称值，因此出现了系统时钟偏快的现象。
将晶体的两个外部Trim电容Ce1和Ce2更改为33pF后，晶体的振荡频率更接近于标称频率，系统时钟不再偏快。
【案例2】PHY寄存器无法读取的问题
  某单板调试时，软件工程师发现了无法从CPU读取PHY芯片的寄存器。
CPU通过管理接口（由MDC、MDIO引脚构成）与PHY相连。在PCB设计中，由于布局的限制，CPU与PHY芯片之间相距较远，在管理接口的时钟信号MDC上，采用了零延迟时钟驱动器CY2305，如图下图所示。

  CPU发出读取指令时，在CPU一侧测量管理接口的信号完整性，符合要求。在PHY一侧测量管理接口信号，PHY_MDC信号严重失真。
核对CY2305 芯片资料，该芯片的工作频率是10~133MHz，而MDC 信号频率仅1MHz，处于CY2305的工作频率之外，因而出现了失真的现象。
【拓展】
选择时钟驱动器时，设计者往往较为关注驱动器最高支持的信号频率，而忽视了驱动器最低支持的信号频率。实际工作中，类似的案例还有很多。例如，某些存储器本身没有JTAG 接口（JTAG接口将在以后章节介绍），需要利用具有JTAG接口的存储器控制器（如
CPU）发出读写命令以验证存储器接口焊接的可靠性，这种验证是通过边界扫描程序模拟存储器访问时序，对存储器读写来实现的，因此前提是存储控制器与存储器之间的接口在边界扫描的状态下能工作，若这些接口的时钟信号经过了类似CY2305这样的时钟驱动器件，将可能造成无法通过边界扫描来实现对存储接口的访问。
【案例3】高温流量测试丢包问题
  对某以太网设备进行长时间的温度循环测试，利用SmartBits（SmartBits设备，是由Spirent公司开发的，用于以太网数据流量测试的设备。）对设备连续地、全速率地发送以太网数据包，测试人员发现一个奇怪的现象，设备在白天的测试中，均无丢包现象，夜间设备继续运行，但是第二天一早就会发现已发生丢包。
【讨论】
该设备的用户接口是百兆以太网接口，利用5类非屏蔽双绞线与SmartBits连接，由于端口数目较多，线缆布线较杂，存在线缆被实验室管理员挪动的可能，在挪动过程中，可能导致丢数据包。经与管理员确认，这种可能被排除。
温度循环测试是指，通过对温箱温度曲线的控制，以实现调整产品工作所处环境温度的目的。在这个测试中，温度曲线如下图所示。

 

循环测试一个周期共26h（h：小时），分为六个阶段。第一阶段是用4h均匀地从25℃降温到-5℃，第二阶段是在-5℃保持5h，第三阶段用 4h均匀地从-5℃升温到25℃，第四阶段用4h均匀地从25℃℃升温到55℃℃，第五阶段是在55℃保持5h，第六阶段是用4h从55℃降温到25℃。在这个过程中，产品不间断地全速运行。
测试人员每天清早9点钟开始一个周期的测试，到下午6点下班前检查丢包情况，没有发现丢包，第二天清早9点检查，发现已经出现丢包现象。
头天清早9点到下午6点，循环测试正好完成了头两个阶段，从夜间到第二天早上9点，完成第三、四、五阶段以及第六阶段的一半，即丢包现象总是发生在后四个阶段。而后四个阶段有两个特点：一是升温，二是高温。
在高温55℃下，测量单板上与PHY相关的信号完整性和时序，没有发现问题。

利用SmartBits对以太网产品进行流量测试，有两个原因可能丢数据包：一个是产品本身存在缺陷；另一个是SmartBits的晶振快于以太网产品上PHY使用的晶振。
在高温下进行大量测试后，可基本排除产品缺陷造成丢数据包的可能性。
以下主要讨论晶振快慢对数据传输的影响。
SmartBits是用于以太网性能测试的设备，在本案例中，其作用是以线速的速度产生以太网数据包，并发送给以太网交换机，以太网交换机收到数据包后，在内部转发，最终又将所有数据包发回 SmartBits。SmartBits通过检测发出的数据包数目和接收的数据包数目是否相等，来判断是否发生了丢包。
如下图所示，假设SmartBits上的IC1是负责收发数据包的芯片，数据包到达以太网设备，完成业务后，通过芯片PHY1发送回SmartBits。在这个过程中，SmartBits 上的IC1是基于晶振OSC1收发数据包，而以太网设备的PHY1是基于晶振OSC2收发数据包，由于
双方采用的不是同一颗晶振，在频率上必然有一定的差别。假设 OSC1和OSC2都是25MHz（误差士50ppm）的晶振（ppm指百万分之一，此处，50ppm的误差即为50Hz)，虽然标称频率和精度完全一样，但实际振荡频率并不完全一样。利用频率计测量，在室温下，OSC1 的频率是 25.000050MHz，即 25MHz（误差+2ppm）；OSC2的频率是25.000100MHz，即25MHz（误差+4ppm)。OSC2略微快于 OSC1，即以太网设备上 PHY1的工作速率高于SmartBits上IC1的工作速率，因此在常温下，以太网设备有能力将
SmartBits发送来的数据包接收下来，并全部发回。

白天的测试从不丢包，分析温度循环曲线图可知，白天的测试包括常温和低温两种情况，在测试中，只有以太网设备被放置在温箱中，而SmartBits一直工作在室温环境，在低温-5℃下测量OSC2的频率为25.000300MHz，即25MHz（误差+12ppm)，高于OSC1室温下的频率25MHz（误差+2ppm），因此，在低温下，以太网设备同样有能力将SmartBits发
送来的数据全部发回。
丢包现象都是发生在夜间，夜间的测试包括低温、常温、高温三个阶段，通过前面的测试已经证实，低温和常温条件下，OSC2的频率都快于OSC1，因此主要考虑高温的情况。在 55℃，测量 OSC2的频率为24.999825MHz，即 25MHz（误差-7ppm），慢于
OSC1，在这种情况下，以太网设备没有足够的能力将SmartBits发送来的数据包全部发回，即对于以太网设备而言，接收到的数据包始终多于能发送出去的数据包，必然造成丢包。
根据以上分析得到结论，夜间丢包的原因是高温下OSC2的速率慢于OSC1。为了检验这个结论，设计者将SmartBits 发包速率从全速的100%调整为97%，进行多个温度循环测试，没有发现丢包。由此证明丢包原因确系高温下OSC2速度较慢。

仔细查阅以太网设备上使用的晶振OSC2的器件资料，发现晶振的输出频率随着环境温度的变化，也会有略微的变化，如下图所示。

以25℃时晶振的频率为基准，随着温度的降低，输出频率将先提高，再降低；随着温度的升高，输出频率将先降低，再升高。本例中，55℃℃时的晶振输出频率相对常温最多可能降低12ppm。

2.晶体、晶振介绍及其应用要点

2.1 晶体

  高速电路设计中常用的晶体是石英晶体。石英是一种天然的压电材料，具有极其稳定的振荡能力。石英晶体是将一整块石英上按照一定的切割方式形成石英晶片，再在石英晶片表面上涂银，并安装上金属板构成的。根据切割方式的不同，晶体能以不同的频率起振（这个频率称为晶体的固有频率)。除了频率外，晶体的很多特性，如温度稳定性、老化稳定性、等效电路参数、容性负载要求等，都与切割方式紧密相关。
石英晶体之所以能起振，完全依赖于其自身特有的压电效应。如下图所示，压电效应的原理是：在晶体的两极间加电场，能使晶体发生机械变形；在晶体的两极间施以机械应力，能在两极间产生电场。方向交替变化的电场，能产生交变的机械应力，而交变的机械应力反过来又产生了交变的金属外壳电场。

当外加电场的交变频率与晶体的固有频率相等时；构成谐振，使得机械振动的幅度急剧增大，并以晶体的固有频率保持持续稳定的振荡。晶体等效电路中，如下图所示，

C0为石英晶片与金属板之间的静态电容，L、C和R分别代表晶体的等效电感、等效电容和等效电阻。对于石英晶体而言，L分量远远大于C和R分量，根据公式
Q=√(L/CR^2)
可知，晶体的品质因数远远大于普通的RC、LC振荡电路。一般而言，RC振荡电路的频率稳定度可以达到10^-3，LC 振荡电路的频率稳定度能达到10^-4，而晶体基于其极高的值，频率稳定度可以达到10^-9甚至更高，远优于RC和LC振荡电路。
在实际应用中，晶体的两个引脚与地之间需要各串联一个Trim电容Ce，从上一章节的相关案例分析可以看出，这个电容对晶体谐振频率的稳定性有一定的影响。
晶体选型时，需要从器件资料上得到以下关键参数：基准频率、频率精度、容性负载CL、室温下的精度、老化度。下文将对这些参数进行详细的说明。
基准频率：这是晶体标称的振荡频率，前提要求是室温25℃，精度误差为0ppm，电路设计完全满足容性负载的要求，即是一个理想的频率值。
频率精度：如士50ppm（-20℃~70℃），表示在对应温度范围内，晶体最大频偏不会超过50ppm。
容性负载CL：CL是晶体外接振荡电路上所有分布电容的总和。晶体的振荡电路表现为一个负电阻-R以及容性负载CL的串联，晶体及其振荡电路的等效电路如下图所示。

晶体、-R、CL共同决定了晶体的振荡频率。为了维持振荡频率的稳定性，CL不能太小，一般要求为几十pF。
室温下的精度：如参数士10ppm@25℃±3℃，表示在室温环境下晶体的最大频偏为百万分之十。
老化度：如参数士1ppm/年，表示每过一年，晶体频偏增加量不会超过1ppm。
与频偏量有关的参数有频率精度、室温下的精度和老化度。在选型中，最重要的是频率精度，这个参数实际上包含了因切割方式、环境温度、工作电压、老化度等因素造成的频偏，决定了晶体的精度等级和工作温度范围，同时这个参数也决定了晶体的价格。例如，某系列晶体分为A、B、C、D、E、F六个等级，对应精度及工作温度范围分别是士100ppm
（-20℃~70C）、±50ppm（-20℃~70℃）、±100ppm(-40℃~85℃）、土50ppm（-40℃~
85℃）、土25ppm(-20℃~70°C)、土30ppm（-20℃~70℃）。
在设计中，重要但比较容易被忽略的参数是容性负载CL，前一章节的案例已经对此做了详细说明。

对晶体的选型，还需要注意晶体的频偏一温度特性曲线图，如下图所示。

从上图中可以发现，A晶体的曲线在室温附近比较平坦，但是在高低温时坡度很大；B晶体的曲线在室温附近坡度很大，但是在高低温时精度相对较好。在选型时，需要综合考虑精度与环境的要求。

理解要点：

①晶体的特性主要取决于切割方式
②晶体的频率精度是决定晶体性能最重要的参数。晶体的频偏一温度曲线是选型时的重要的参考依据。

2.2晶振

1）晶振简介
晶体（Crystal）和晶振（Oscillator）是两个不同的概念。
晶体必须借助外部的有源激励和振荡电路才能起振，振荡频率主要取决于晶体的切割方式，外部振荡电路也部分地影响着振荡频率的精度。振荡电路中包含两个Trim 电容，由于电容的精度一般比较低，因此即便是完全相同的电路图，振荡频率的频偏也有可能存在一定的差别。
晶振将振荡电路和晶体集成在一个封装内，加电即可输出时钟信号，频率精度较高.价格也略高。
常用的晶振的技术指标如下。
基准频率：晶振在完全理想条件下的振荡频率。
工作电压：晶振的工作需要外界提供一定的电源电压，晶振输出的时钟信号上的噪声与电源噪声紧密相关，因此在晶振器件资料上，对电源的质量有一定的要求。
输出电平：晶振与晶体相比，很重要的一个区别就在于晶振提供的一站式服务，即只要上电，就直接输出时钟信号。信号电平种类有许多种，时钟信号的电平也多种多样。在选型中，应根据所需时钟电平的种类，选择对应的晶振。例如，VECTRON 公司的晶振有不同型号以支持以下电平：TTL、CMOS、HCMOS、LVCMOS、LVPECL、LVDS等。
工作温度范围：根据环境温度要求的不同，应选择对应的工作温度范围。例如，某款晶振有三种工作温度范围：-20℃~70℃，-40℃~85℃，-55℃~105℃。
频率精度：对应不同的工作温度范围，可选择不同的频率精度。例如，某款晶振有三种频率精度以对应不同的工作温度范围：±15ppm@-20℃~70℃，±25ppm@-40℃～85℃,土40ppm@-55℃~105℃。以士15ppm@-20℃~70℃为例，其含义是，在-20℃~70℃的温度范围内，该晶振输出频率相对基准频率的偏差不会超过 15ppm，即在该温度范围内，晶振频率变化的最大值为30ppm。该参数是晶振最重要的参数，包含了由于温度变化、电源电压波动、负载变化等因素引起的频率偏差。
老化度：与晶体一样，晶振同样具有老化度指标。这个指标是指，在恒定的外界条件下测量晶振频率，频率精度与时间之间的关系。这种长期的频率漂移是由晶体元件以及振荡电路元件的缓慢老化而造成的，可用单位时间内最大频率变化表示。例如，某晶振的老化度指标是：土1ppm/年，土5ppm/10年。
启动时间：从上电到晶振输出频率的偏差达到规定的频率精度所需要的时间。这项参数很容易被理解，晶体从受到激励开始，需要一定的时间才能达到谐振。但是这项参数在设计中往往容易被忽略。此处举一个小案例。
【案例6】利用首个时钟沿启动组合逻辑导致CPU工作不稳定单板上CPLD的工作时钟CLK由外部25MHz晶振提供，晶振和CPLD都通过3.3V电源供电。设计者希望在上电完成后，CPLD立即开始一块组合逻辑的处理，该组合逻辑主要完成对CPU引脚的配置。因此设计中，以CLK的头一个上升沿为触发条件，启动组合逻辑的运行。调试中，发现CPU无法正常启动。
【讨论】
该型号CPU的启动，要求上电后某些引脚立即被配置到相应的电平。一般而言，对于这种要求可以通过上下拉电阻实现。设计者为了调试的方便，没有使用上下拉电阻，而是通过 CPLD来完成对这些引脚的配置。针对此问题，测量 CLK信号，发现上电完成后，晶振不能立即输出符合电平和频率要求的时钟信号，而是需要一定时间，才能输出稳定的时钟信号。因此上电完成的头一个信号的上升沿往往是不稳定的。
改板设计时，通过上下拉电阻完成对CPU引脚的配置，CPU启动正常。
2）晶振的分类
常用的晶振分为三类：标准封装晶体振荡器SPXO、压控式晶体振荡器VCXO、温度补偿式晶体振荡器TCXO。
（1）标准封装晶体振荡器SPXO。SPXO是最普通的一种晶振，其框图如下图所示，

它无温度补偿功能，也无电压控制功能，其频率特性完全取决于晶体以及外部振荡电路，频率精度最高可以达到士10ppm。由于SPXO不包含任何频率补偿功能，因此是晶振中精度最差的一个种类。
①主要技术参数。
以 VECTRON 公司的 VCC1 系列晶振为例，分析 SPXO器件的参数。该系列晶振主要的技术指标有以下几项，均可从器件资料中得到。
基准频率：从32kHz开始，最高可达190MHz，在这个区间中有多种频率可供选择.
工作电压：支持1.8V、2.5V、3.3V、5.0V。
输出电平：输出时钟信号电平为CMOS。
工作温度范围：可选择两种工作温度围，-10℃~70℃和-40℃~85℃℃。由于SPXO不具备温度补偿功能，因此在PCB布局时，SPXO器件应远离发热源。
频率精度：有多种精度等级可供选择：±20ppm、±25ppm、土32ppm、士50ppm、±100ppm。频率精度已完全包括了温度变化、电源电压波动、老化等因素引起的频率偏差。根据芯片对时钟精度的要求对晶振选型时，这是最重要的一项参数。
老化度：由于老化对晶振精度的影响已经包含在频率精度中，器件资料并没有单独列出老化度参数。
启动时间：最大值为10ms。
占空比：45%~55%。在双边沿采样的时序计算中，应考虑占空比参数。在时序计算中，需要利用时钟周期来计算时序裕量，而在双边沿采样的设计中，计算时序裕量时，应采用位周期来取代时钟周期，在这种情况下，设计者往往直接采用时钟周期的一半作为位周
期，这种方法是不严谨的，当占空比不等于50%时，位周期并不等于时钟周期的一半。例如，在占空比为45%~55%的情况下，位周期应取时钟周期的45%。
时钟抖动（Jitter)：VCC1 系列晶振资料上提供了两个抖动参数：一个是 RMS Jitter（12kHz~20MHz)，典型值为0.5ps；另一个是RMS Jitter（全频段），典型值为2.5ps。后续将有章节具体探讨时钟抖动的内容。
②SPXO成本的决定因素。
基准频率，频率越高则成本越高。
频率精度，精度越高成本越高。
工作电压，当工作电压低于2.5V时，电压越低成本越高。
输出电平，输出电平应用的场合越少则成本越高，例如，LVPECL输出电平的应用场合比CMOS少，所以成本相对也更高。
外部控制电压工作温度范围，范围越宽，成本越高。
（2）压控式晶体振荡器 VCXO。VCXO晶体是通过外部施加控制电压使振荡频率可调的晶体振荡器，其框图如下图所示。

VCXO放大器的特点是：输出频率可以通过输入电压控
制，一般控制范围为土50~±200ppm。在对晶体的介绍中提到，振荡频率与晶体外部容性负载CL密切相关。
VCXO频率能被调整的原因，就在于通过改变外加调
整电压的大小，能改变容性负载CL的值，从而实现频率的调整。容性负载与调整电压之间的关系如下图所示。

以 VECTRON 公司的 VX-700系列晶振为例，分析VCXO器件的参数。该系列晶振主要的技术指标有以下几项，均可从器件资料中得到。
基准频率：从77.76MHz开始，最高可达200MHz，在这个区间中有多种频率可供选择。
输出电平：输出时钟信号的电平为LVPECL。工作温度范围：可选择两种工作温度范围，0℃~70℃和-40℃~85℃。
频率一温度稳定度：士20ppm，表示在工作温度范围内，频率偏移的最大值。对SPXO和 TCXO 而言，此项参数对应的是频率精度，包含了环境温度变化、电源波动、负载变化、老化等引起的频偏，但是对VCXO而言，由于其振荡频率具有可调整的特点，不再使
用频率精度这一概念，而是使用频率一温度稳定度参数以定义环境温度变化对频偏的影响,该参数不包含电源波动等因素对频率精度的影响。事实上，在VCXO 选型时，更有意义的是后面将要介绍的绝对牵引范围参数。VCXO不具备温度补偿功能，因此在 PCB 布局时,VCXO器件应远离发热源。
电源电压：3.3V，这是VCXO的工作电压。
控制电压：调整范围为0.3~3V，除了电源电压外，VCXO还需要控制电压，以调节输出频率。一般定义中央电压为调整范围的中点，即1.65V。当控制电压调整为中央电压时，VCXO输出标称的基准频率。
牵引范围（Pull Range)：从中央电压开始，将调整电压向最小值或最大值的方向调整时，输出频率的变化范围。下图是 VX-700系列中基准频率为128MHz的VCXO的牵引范围一调整电压曲线图。由曲线图可知，该 VCXO的牵引范围为-160~120ppm，中间电压2V，电压调整量与频偏量并不是线性关系，当控制电压大于 1.7V时，频偏增益基本稳定在105ppm/V。

绝对牵引范围（Absolute Pull Range)：这是VCXO器件最重要的一个参数。该参数是指，从牵引范围中减去由于温度变化（0℃~70℃或-40℃~85℃）、老化（10年）、电源电压变化（10%）和负载变化等因素造成的频率偏移范围后，得到的绝对牵引范围。即:
绝对牵引范围=牵引范围-（由于温度变化、老化、电源波动、负载变化造成的偏移范围》器件资料中定义，VX—700的绝对牵引范围是50ppm，由于频率一温度稳定度是20ppm，10年时间由于老化而引起的频率偏移为5ppm， 10%的电源波动引起频率偏移为
5ppm，负载变化引起频率偏移为4ppm，则VX-700所具有的牵引范围应达到84ppm。

设计者常常认为牵引范围（Pull Range）越大，代表该VCXO的频率牵引能力越好，这种观点并不正确，因为牵引范围实际上包括了温度变化、电源波动等因素带来的频率偏移。在根据芯片所要求的频率偏移最大量选型VCXO时，应参考绝对牵引范围，而不是牵引范围。

频偏敏感度：在牵引范围一调整电压曲线图中，“Gain”曲线代表频偏敏感度。以ppm/V为单位。
线性度：指“Gain”曲线的线性程度。VX-700的线性度最大值是10%。为“Gain”曲线绘制一条拟合的直线，则“Gain”曲线相对该直线的最大偏离百分比被定义为线性度。该参数值越小越好。一般而言，VCXO 的牵引范围越宽，线性度越差。
调制带宽：VCXO能支持的调整电压最大带宽。VX-700的调制带宽为20kHz。
时钟抖动：以155.52MHz基准频率的VCXO为例，器件资料中定义了四个抖动参数。
一是 RMS Jitter（12kHz~20MHz)，典型值为0.3ps；二是 RMS Jitter（50kHz~80MHz),典型值为 0.5ps；三是 RMS Jitter（全带宽），典型值为3ps；四是Jitter.峰-峰值，典型值为20ps。
在成本方面，除考虑与SPXO相同的因素外，还需要考虑牵引范围。牵引范围越宽，成本越高。VCXO常用在锁相环（PLL,Phase-Locked Loop）电路中。
（3）温度补偿式晶体振荡器TCXO。TCXO是利用附加的温度补偿电路以减小环境温度对振荡频率影响的一种晶体振荡器。其特点是：频率精度远远高于SPXO和VCXO。下图所示是TCXO的框图。
TCXO的工作原理是利用热敏电阻的温度敏感性，当温度变化时，热敏电阻的阻值和容性负载同时发生变化，而容性负载的变化会改变振荡频率，从而实现对振荡频率的修正。

以 VECTRON公司的 VT-701系列晶振为例，分析TCXO器件的参数。该系列晶振主要的技术指标有以下几项，均可从器件资料中得到。
基准频率：最高可达27MHz，有多种频率可供选择。
工作温度范围：可选择五种工作温度范围，常用的是-20℃~70℃和-40℃~85℃。
电源电压：3.3V或5V。
控制电压：TCXO提供一个引脚作为控制电压的输入，以实现类似于 VCXO利用控制电压调整输出频率的功能，当不使用该功能时，应将此引脚接地。VT-701的控制电压输入范围是0.5~2.5V。当使能频率调整功能时，通过不同的器件料号可选择不同的牵引范围：5ppm、8ppm、10ppm和12ppm频率精度：通过不同料号，可选择以下几种精度：±0.5ppm、±1.0ppm、土2.0ppm、±2.5ppm、±3.0ppm、士4.0ppm、土5.0ppm。可见，TCXO可达到的精度远远高于SPXO
VCXO。需注意，频率精度参数已完全包括了温度变化、电源电压波动、老化等因素引起的频率偏差。根据芯片对时钟精度的要求，对 TCXO 选型时，这是最重要的一项参数。
启动时间：最大值为2ms。
相位噪声：器件资料上以基准频率10MHz的TCXO为例，列出五项相位噪声参数，分别为：-92dBc/Hz（10Hz)、-116dBc/Hz（100Hz)、-137dBc/Hz（1kHz)、-149dBc/Hz（10kHz）、-154dBc/Hz（100kHz)。后续章节将详细探讨相位噪声的内容。
TCXO成本的决定因素与SPXO、VCXO类似，此处不再赘述。