- 博客(8)
- 收藏
- 关注
RSS订阅原创 计算机小白——用Cython将Python语言转换成C语言
最后知道在cmd下输入 pip install Cython（别进入Python环境）（知道真相的我眼泪掉下来）巨坑就是Python 3.12.4移除了distutils，最新的不一定是最好的，最适合我们的才是。pip报错invalid syntax？然后cython Scppm.py就可以转换成功了。安装Cython的前提是有Python环境。第一步：先安装了Python 3.12.4。第二步：安装Cython，
2024-06-12 17:43:31
138
1
原创 PI六足位移台仿真工具的使用方法（H-811.I2）
Stru t 1 到 Stru t 6 字段显示了当前作用在支柱上的力(以 N 表示)。如果超过了支柱上的允许载荷，相应的字段将以红色突出显示。问题：对着性能数据不知道怎么配置，后续解决，所以就是说，目的失败，没有测试用例，搞不清楚测什么~~第一步：main->Load Hexapod找到要模拟的型号。第二步：配置这些，可是临界值怎么看？仿真工具：PI官网下载。仿真目的：看看六足的。最后：查看和评估负载。
2023-11-21 17:40:15
157
原创 设置为50MHZ的移位寄存器，16左移到128，需要多久
1.一个设置为50mhz的移位寄存器，16左移到128，需要（）ns。左移一位是乘2，16到128是三位，20*3=60ns。左移是×2，16到128需要×三次。
2023-11-06 15:02:08
223
原创 CP2102N USB to UART Bridge Controller端口无法显示
双击，运行，安装，就可以看到端口了。去上面的这个网站下载驱动。
2023-10-27 10:43:30
679
1
原创 Verilog基础
逻辑 0：表示低电平，也就是对应我们电路的GND；逻辑 1：表示高电平，也就是对应我们电路的VCC；逻辑 X：表示未知，有可能是高电平，也有可能是低电平；逻辑 Z：表示高阻态，外部没有激励信号是一个悬空状态。
2023-10-17 15:15:34
55
原创 半加器+全加器（VHDL设计全加器）
什么是进位输出信号？当AB都为1的时候，就需要在C输出1，S为0，C就是进位输出信号。两个半加器组成一个全加器，如下图，左边是全加器，右边是半加器。逻辑总结：S——输入相同输出零，输入不同输出1——异或。教材：ZYNQ实战那本书。（这本书没有用到异或）
2023-10-13 14:36:55
1384
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人