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用Design Compiler进行RTL综合的时候，可以开启多核支持。 DesignCompiler开启多核的方式： dc_shell> set_host_options -max_cores 6所有compile_ultra的命令选项都支持多核心的优化

DC/PT在任意位置停止执行脚本的方法现在的RTL综合的环境中，基本上都是用脚本写好的集成平台。每次项目只需要变更SDC和lib及设计相关的约束／设定即可。这样可以将设计者的经验不断积累并往下流传，后续的项目开发的时候可以极大的节省搭建环境的时间，让后端工程师专注于设计本身，而不是将经历放在环境的搭建和debug 上面。不过，一个复杂一点的RTL综合环境很可能包含几十个TCL脚本。更为恶心的是，有

插入clock gate之后FV失败的问题相关变量：verification_clock_gate_hold_mode在默认情况下，fm认为增添了门控插入（综合时）和之前没有门控的RTL的寄存器是不相等的 也就是说，如果综合时，使用了命令进行了门控插入，那么在形式验证时，就需要设置相应的verification_clock_gate_hold_mode. user guide上面说这个可以设置成