DFT
SHKC
这个作者很懒,什么都没留下…
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Tetramax中report DRC Warning的方法
ATPG Tetramax DRC Warning S30原创 2016-11-05 21:42:08 · 27163 阅读 · 0 评论 -
DC/PT在任意位置停止执行脚本的方法
DC/PT在任意位置停止执行脚本的方法现在的RTL综合的环境中,基本上都是用脚本写好的集成平台。每次项目只需要变更SDC和lib及设计相关的约束/设定即可。这样可以将设计者的经验不断积累并往下流传,后续的项目开发的时候可以极大的节省搭建环境的时间,让后端工程师专注于设计本身,而不是将经历放在环境的搭建和debug 上面。不过,一个复杂一点的RTL综合环境很可能包含几十个TCL脚本。更为恶心的是,有原创 2017-01-07 21:55:33 · 6045 阅读 · 3 评论 -
[DFT]插入Pipeline Register
Pipeline Register == 在 Scan Compressor/Decompressor and Port之间添加一个pipeline register,以用于减少from/to chip port的long timing path。set_dft_configuration –pipeline_scan_data enable set_pipeline_scan_data原创 2017-01-26 17:59:47 · 3397 阅读 · 0 评论 -
[RTL综合]综合时保持RTL中直接写入的cell的层级
在RTL代码中,有一些直接被RTL例化的cell,在综合的时候,不希望被Design Compiler的给优化掉。可以在合成之前,将已经被map的cell设置成dont touch 属性。 set_dont_touch [get_cells * -hierarchical -filter "is_mapped==true"]设置之后,综合,综合之后,再将cell属性弄成false。 set_don原创 2017-01-27 12:10:37 · 2097 阅读 · 0 评论 -
set_dft_signal -view的参数existing_dft和spec有什么区别
set_dft_signal -view的参数existing_dft和spec有什么区别set_dft_signal的 -view有两种类型,一种是existing_dft,一种是spec。 之前一直没太注意这两者之间的差异,今天查了dc command guide之后还是有点懵。然后到eetop去搜,得到下面两个觉得还算靠谱的解释:解释1: existing_dft,用于定义插链前已经连接原创 2017-01-28 16:57:02 · 5076 阅读 · 2 评论 -
“火山论剑”之且用且珍惜- 浅说DFT工程师三大法宝的使用
“火山论剑”之且用且珍惜- 浅说DFT工程师三大法宝的使用2014-12-17 Kevin BriteASIC众所周知,芯片主要由三大部分构成。 芯片示例-可见下图1、 与电路板和其他芯片的接口-IO pad 2、存放程序的空间-ram和rom 3 、搭建逻辑电路的基本组件 –标准逻辑单元 我们DFT工程师所有的工作的目的只有转载 2017-05-29 20:45:48 · 1186 阅读 · 1 评论 -
ATPG之STIL格式说明
ATPG之STIL格式说明 ATPG之STILSTIL test protocol file(.SPF)转自: http://www.blogbus.com/bb2hh-logs/60233278.htmlAuthor:pythonlongstil文件是atpg的基础,用好atpg工具当然要熟悉stil格式。下面是基本说明:)转载 2017-05-30 09:27:49 · 14862 阅读 · 3 评论 -
“火山论剑”之奔跑吧SCAN - 浅谈DC/AC SCAN测试
“火山论剑”之奔跑吧SCAN - 浅谈DC/AC SCAN测试2015-07-08 KevinHe BriteASICSMIC-ASIC原创,转载请注明SCAN技术,也就是ATPG技术-- 测试std-logic, 主要实现工具是:产生ATPG使用Mentor的 TestKompress和synopsys TetraMAX;插入scan chain主要使用s转载 2017-05-30 09:34:33 · 4933 阅读 · 0 评论 -
带你秒懂STIL文件
带你秒懂STIL文件2017-05-04 芯司机 STIL?这是什么鬼?我为什么要谈这玩意儿?相信很多工程师,特别是刚入行或准备入行的兄弟们或多或少听过测试相关的东西。如果你想做DFT工程师的,测试工程师的,而对于设计/验证工程师们如果能了解下这个玩意儿,在和DFT/测试工程师聊技术聊测试pattern的时候就不会一脸懵逼了。好了,言归正传。ST转载 2017-05-30 11:55:28 · 8531 阅读 · 2 评论 -
ATPG之debug
ATPG之debug转自:http://www.blogbus.com/bb2hh-logs/60237492.html Author:pythonlong以下根据资料和个人体会整理,如果错误,疑问欢迎请指正,讨论!!ATPG debug要熟悉TetraMAX工具的一些功能。STIL文件中定义的各种procedure与dft测试原理的对照。转载 2017-05-30 11:59:31 · 6804 阅读 · 1 评论 -
csh和tcsh
csh和tcshEDACAD我们都知道IC设计中,经常试用C Shell或者tcsh,那么这两个直接到底有什么差别呢?首先,我们登陆Linux系统查看# which tcsh/usr/bin/tcsh# which csh/usr/bin/csh# ls -al /usr/bin/cshlrwxrwxrwx 1转载 2017-05-30 12:12:32 · 5299 阅读 · 1 评论 -
[DFT] OCC(On-Chip Clocking)电路的实现
OCC(On-Chip Clocking)电路的实现在做SCAN的时候,由于ATE时钟速度和芯片port的传输速度的限制,导致ATE无法向片传输高速时钟。但是,芯片内部需要 进行At Speed 测试的时候,用到和system mode一致的时钟频率进行测试。此时,需要由芯片内部自己产生测试时钟。在capture的时候,对于内部寄存器来说,到达clock pin上的时钟波形如int原创 2017-06-17 12:27:35 · 15485 阅读 · 2 评论 -
[ATPG] 芯片设计相关的名词简写
APTG相关的名词简写参考自Tetramax的workshop的Student Guide原创 2016-12-05 21:44:12 · 15073 阅读 · 1 评论 -
ATPG中的primitives
TEST-T> report_primitives -summary Gate Summary Report ----------------------------------------------- #primitives 452298 #primary_inputs原创 2017-06-13 22:25:38 · 1151 阅读 · 0 评论 -
IC Compiler中给macro标记序号的方法
得到一张Floorplan的图,需要对上面的macro进行编号。得到的原图如下:标记之后的图如下所示:图中以黄色字体标记的”macro_*”就是希望达到的效果查IC Compiler Commands,找到命令gui_add_annotation 可以实现在layout window上面添加标记的功能。 下面是例子:示例1:prompt> gui_add_annotation -window L原创 2016-12-25 23:22:48 · 1095 阅读 · 0 评论 -
DesignCompiler获取当前设计中第一层子模块的面积
DesignCompiler获取当前设计中第一层子模块的面积proc sum2 list { set sum 0.0 foreach i $list { set sum [expr {$sum+$i}] } set sum}foreach_in_collection block [get_cells *] { set block_na原创 2016-12-25 18:13:14 · 928 阅读 · 0 评论 -
使用Automatic Identification of Shift Registers 的注意事项
使用Automatic Identification of Shift Registers 的注意事项如果后端流程中要开启Automatic Identification of Shift Registers的haunted, 在Synthesis和DFT insert两个流程中,都需要设置变量: set_app_var compile_seqmap_identify_shift_regist原创 2016-12-18 23:50:28 · 1007 阅读 · 0 评论 -
ATPG中对fault的分类
ATPG中对fault的分类分类关于NC和NO fault原创 2016-11-15 23:25:17 · 27944 阅读 · 0 评论 -
[ATPG] test coverage 的计算方法
test coverage 和 fault coverage 的计算方法如下: 所以,在 report_summaries 报告中,一般看到test coverage 比 fault coverage 稍微要高一些。原创 2016-11-15 23:32:24 · 35525 阅读 · 1 评论 -
Tetramax生成SPF文件的方法
在使用Tetramax的时候,必须要用到SPF(STIL)文件。 一般用到的SPF文件,是在DC的时候生产的,然后人工对其加以编辑,以为Tetramax使用。 但是,也可以通过Tetramax软件自己产生SPF文件。下面是通过Tetramax生成SPF文件的流程。主要分为四步:Declaring Primary Input ConstraintsDeclaring ClocksDeclar原创 2016-11-13 09:53:57 · 30997 阅读 · 0 评论 -
[DFT]什么是Voltage Data Retention(VDR)
什么是VDR/DRVData retention voltage could be explained as the lowest possible power supply voltage at which the data can be retained inside the SRAM. One thing to remember is that the chip is deselected原创 2016-11-16 22:15:49 · 27245 阅读 · 0 评论 -
ATPG中经常用到的名词 SPF
ATPG中经常用到的名词SPFSTIL procedure file (SPF)TetraMAX ATPG uses STIL in several different contexts. Design information may be provided to TetraMAX ATPG through the STIL procedure file (SPF). TetraMAX ATPG s转载 2016-11-13 22:43:44 · 28293 阅读 · 0 评论 -
ATPG DRC Warning/Error 的类型
run_drc 阶段会报的DRC WarningThe rules are organized functionally into nine major categories:B (Build rules)C (Clock rules)N (Netlist rules)P (Path Delay rules)S (Scan Chain rules)V (Vector rules)X (X原创 2016-11-14 22:05:01 · 26612 阅读 · 0 评论 -
[ATPG]set_atpg -capture_cycles d 中的 d(数字)代表什么意思?
set_atpg -capture_cycles d 中的 d 代表什么意思?-capture_cycles d查到SOLD中的解释为:Sets the Fast-Sequential ATPG algorithm effort level. Acceptable values are integers between 2 and 10, or 0. A value of 0 disable原创 2016-11-14 22:35:41 · 25893 阅读 · 0 评论 -
BIST测试SRAM时要必须保证对所有端口可控
BIST测试SRAM时要必须保证对所有端口可控一个正常的SRAM一般包含如下几类端口 Clock(Read/Write Clock) Chip Select(Chip Enable) Data (Input Data / Output Data) Write Enable / Read Enable Test Port Bypass Enable不同的工艺厂原创 2016-12-01 21:16:08 · 26272 阅读 · 0 评论 -
使用fsdbdebug抽取fsdb文件中的信号列表
使用fsdbdebug抽取fsdb文件中的信号列表假设你有一个名叫 Your_FSDB_FIile_name.fsdb 的FSDB格式 波形文件,当你想知道这里面包含了多少信号的信息时,可以使用如下的命令抽取FSDB文件中的信号列表: fsdbdebug -hier_tree Your_FSDB_FIile_name.fsdb当然,你也可以通过命令 fsdb2vcd -i Your_FSD原创 2016-12-02 22:45:00 · 28756 阅读 · 0 评论 -
[DFT] Spyglass DFT
SpyGlass DFT 是用于在RTL设计阶段分析当前电路的可测试性的工具。SpyGlass DFT提供了能够预测ATPG的测试覆盖率分析的能力,基于这个选项,用户可以很容易地预计所作设计的可测试性并且利用工具提供的指导来提高设计的可测试性。参考自: http://bbs.eetop.cn/thread-160382-1-1.html https://www.synopsys.com/Tool原创 2016-12-14 23:26:08 · 5122 阅读 · 0 评论 -
[ATPG]解读report_nonscan_cells -summary得到的report
解读report_nonscan_cells -summary得到的report在Tetramax中使用 report_nonscan_cells -summary 报告none-scan FF时,会得到如下的报告:报告中”#”号后面的代码的含义如下:C0 (constant zero) - This is a nonscan cell that has been initialized to原创 2016-12-05 00:09:28 · 24131 阅读 · 0 评论 -
[DFT] DC 自动识别Shift Registers
DC Ultra可以自动识别设计中的移位寄存器,且仅对第一个寄存器执行扫描替换,替换为带Scan FlipFlop,而此之后的移位寄存器仍然使用Normal FlipFlop。 此功能能减少移位寄存器之间的布线(没有了Scan Enable和Scan Input 连接线),可以改进时序设计面积并减少拥塞。开启的方式如下: set compile_seqmap_identify_shift_reg原创 2016-12-15 00:45:08 · 2543 阅读 · 0 评论 -
关于PT/DC 中查看固定值的方法
关于PT/DC 中查看固定值的方法PT/DC中的固定值PT/DC中的固定值(固定为1、固定为0)一般受由以下两种因素影响: 1. 设计上被固定为1/0。 如某个cell的输入pin与TieHigh/TieLow Cell的输出直接相连。 2. 应用层面被固定为1/0。 如Tenable信号在DFT mode的时候应该为High,则在进行DFT mode的时序分析的时候,会使用 set_case_原创 2016-11-23 23:25:48 · 26145 阅读 · 0 评论 -
DC/PT 常用到的脚本:
#####在DC/PT的GUI上面显示想要get的对象(net/pin/cell/port等等)proc gv { collection } { change_selection $collection gui_start gui_create_schematic}#####将collection的full_name打印出来,每行collection中的一个对象的full原创 2017-02-23 00:00:20 · 5443 阅读 · 0 评论