数字电路时序学习:(一)亚稳态
fpga时序
备注:书本《硬件架构的艺术:数字电路的设计方法与技术》
第一章 亚稳态
1.1 概念
由于违反触发器的建立时间和 保持时间 而产生的
在时钟的上升沿的窗口内,数据发生变化,输出未知或称为亚稳的
亚稳态窗口
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原创
2021-08-11 19:20:18 ·
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