慢慢欣赏arm64内核启动5 primary_entry之el2_setup代码第三部分

天麓

已于 2024-08-27 18:55:20 修改

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分类专栏： linux内核文章标签： linux

于 2024-08-02 05:15:52 首次发布

本文链接：https://blog.csdn.net/shipinsky/article/details/140861961

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分析代码

解析完虚拟化部分，我们继续分析启动过程中，对中断控制器的处理

#ifdef CONFIG_ARM_GIC_V3
	/* GICv3 system register access */
	mrs	x0, id_aa64pfr0_el1
	ubfx	x0, x0, #ID_AA64PFR0_GIC_SHIFT, #4
	cbz	x0, 3f

	mrs_s	x0, SYS_ICC_SRE_EL2
	orr	x0, x0, #ICC_SRE_EL2_SRE	// Set ICC_SRE_EL2.SRE==1
	orr	x0, x0, #ICC_SRE_EL2_ENABLE	// Set ICC_SRE_EL2.Enable==1
	msr_s	SYS_ICC_SRE_EL2, x0
	isb					// Make sure SRE is now set
	mrs_s	x0, SYS_ICC_SRE_EL2		// Read SRE back,
	tbz	x0, #0, 3f			// and check that it sticks
	msr_s	SYS_ICH_HCR_EL2, xzr		// Reset ICC_HCR_EL2 to defaults

3:
#endif

系统寄存器ID_AA64PFR0_EL1

第3行 ID_AA64PFR0_EL1 表示系统寄存器 AArch64 Processor Feature Register 0
芯片手册这样描述该寄存器：Provides additional information about implemented PE features in AArch64 state
也就是说，该寄存器描述了AArch64下PE的一些附加扩展信息
该寄存器的值被读取到了x0寄存器中

第4行ID_AA64PFR0_GIC_SHIFT的宏定义如下：

#define ID_AA64PFR0_GIC_SHIFT		24

我们从芯片手册查看系统寄存器 id_aa64pfr0_el1 的bit[27:24]，其含义如下：
GIC, bits [27:24]
System register GIC interface support. Defined values are:
0b0000 No System register interface to the GIC is supported.
0b0001 System register interface to versions 3.0 and 4.0 of the GIC CPU interface is supported.
All other values are reserved.
bit[27:24]的值如果为1，则表示支持中断控制器的系统控制器接口；如果值为0，则表示不支持中断控制器的系统寄存器接口
该行语句把bit[27:24]提取出来并重新放到了x0寄存器里面

第5行表示，如果刚才提取的值为0，则表示不支持中断控制器系统寄存器的访问，则不需要对中断控制器系统寄存器的配置，直接跳转到第17行，标号3。
如果为0，则继续执行。

中断相关寄存器ICC_SRE_EL2

第7行，ICC_SRE_EL2, Interrupt Controller System Register Enable register (EL2)表示中断控制器使能寄存器。

SYS_ICC_SRE_EL2 是 ARM64 架构中定义的一个系统寄存器，属于中断控制器系统寄存器（Interrupt Controller System Register）。
它用于控制在异常级别 2（EL2）下，对 GIC（Generic Interrupt Controller）CPU 接口的访问是通过系统寄存器接口还是通过内存映射接口进行的。
这个寄存器只在实现了 GICv3 特性并且实现了 EL3 时存在。如果没有实现这些条件，直接访问 SYS_ICC_SRE_EL2 是未定义的，即其行为是不可预测的。
我们把其值获取并存放在x0寄存器中。

第8行，ICC_SRE_EL2_SRE 的宏定义如下：

#define ICC_SRE_EL2_SRE			(1 << 0)

SRE, bit [0]
System Register Enable.
0b0 The memory-mapped interface must be used. Access at EL2 to any ICH_* or ICC_* register other than ICC_SRE_EL1 or ICC_SRE_EL2, is trapped to EL2.
0b1 The System register interface to the ICH_* registers and the EL1 and EL2 ICC_* registers is enabled for EL2
翻译过来就是 SRE（位[0]）：系统寄存器接口使能位，用于控制是否允许通过系统寄存器接口访问 GIC CPU 接口。
该行语句就是将bit[0]设置为1

第9行 ICC_SRE_EL2_ENABLE 的宏定义如下

#define ICC_SRE_EL2_ENABLE		(1 << 3)

芯片手册的描述如下：
Enable, bit [3]
Enable. Enables lower Exception level access to ICC_SRE_EL1.
0b0 When EL2 is implemented and enabled in the current Security state, EL1 accesses to ICC_SRE_EL1 trap to EL2.
0b1 EL1 accesses to ICC_SRE_EL1 do not trap to EL2.
意思如下：

Enable（位[3]）：在非安全态下，允许 EL1 权限级别访问 ICC_SRE_EL1 寄存器的使能位。
在进行 GICv3 相关设置时，需要设置 ICC_SRE_EL2 的 SRE 和 Enable 两个域。设置这些位可以确保在 EL2 下对 GIC 的控制和访问是按照预期进行的。
如果 SRE 位被设置为非零值，则可能需要对 ICH_HCR_EL2（中断控制器虚拟机控制寄存器）进行相应的配置。
该行语句将bit[3]设置为1

第10行表示将刚才设置的bit[0]和bit[3]回写到系统寄存器 ICC_SRE_EL2 中。

第12行表示重新读取 ICC_SRE_EL2 寄存器x0

第13行使用tbz指令，该指令的含义如下：
在ARM64架构的上下文中，tbz是一个条件分支指令，全称是“Test and Branch if Zero”。这个指令用于测试一个寄存器中的指定位是否为0，并根据结果决定是否进行分支跳转
也就是说，我们设置完ICC_ SRE_EL2 的bit0]和bit[3]之后，重新读取 ICC_SRE_EL2 寄存器x0之后，判断bit[0]是否为0，如果为0，则跳转到16行，否则继续执行下一行语句

中断相关寄存器ICH_HCR_EL2

第14行涉及到ICH_HCR_EL2，该寄存器全称Interrupt Controller Hyp Control Register，即中断控制器超维控制寄存器，是ARM架构中的一个系统寄存器，特别是在支持虚拟化（如GICv3或更高版本）的ARMv8-A架构中非常关键。这个寄存器用于控制中断控制器（如GIC，即Generic Interrupt Controller）在虚拟化环境下的行为，特别是在处理物理中断和虚拟中断时的交互和路由。
我们在这里将该寄存器清零，后续启动过程中进行初始化。