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原创 linux下systemverilog 语法高亮设置

vim默认没有systemverilog语法高亮，需要自己设置。网上不少方法，进行了总结。1）linux系统 linux系统是多用户系统，可以在系统配置文件中设置，设置对每个用户都生效。也可以在/home/用户名目录下设置，只对本用户有效（服务器场景）。方法1：.系统配置文件（需root权限）系统的语法配置路径在：/usr/share/vim/vim72/syntax

2016-01-05 16:02:26 8532 3

转载 Scatter-gather DMA与block DMA

存储Scatter-gather DMA方式是与block DMA方式相对应的一种DMA方式。在DMA传输数据的过程中，要求源物理地址和目标物理地址必须是连续的。但是在某些计算机体系中，如IA架构，连续的存储器地址在物理上不一定是连续的，所以DMA传输要分成多次完成。如果在传输完一块物理上连续的数据后引起一次中断，然后再由主机进行下一块物理上连续的数据传

2015-10-08 15:00:12 345

原创负数的原码、补码

1）负数的原码：符号位为1，数值位为其绝对值。如下面的-97。2）计算机和fpga使用的运算都是补码，而不是原码。不同bit的减法得到的结果一样。如果当然原码就错了。例：不同位宽的两个数相减，fpga相减后，得到的两个结果。他们都表示的是-6，但是它不是-6的原码，而是-6的补码。4bit 0-6 =-6

2015-09-17 19:06:58 18935 3

原创 altera fpga 约束

以下描述fpga约束，与asic可能有少量差异。1）基准时钟create_clock -add 多个晶振驱动一个时钟输入脚2）虚拟时钟 create_clock 作用：用于约束input 和output。虚拟时钟，它为外部寄存器提供时钟驱动源,对fpga内部不起作用。它的频率设置和fpga内部基准时钟一样的频率。写法和create_clock一样，

2015-09-07 19:25:46 2343

原创 timequest

各种软件对时序逻辑分析时，称谓有点小差异，但原理相同。1）分清data arrive time 和数据路径的区别数据路径起点是：port 或寄存器的clk 时钟pin，到另一个port或寄存器的输入pin。寄存器--->寄存器时： tco+tcombdata arrive time：从时钟源到源寄存器的时钟pin的延迟 + tdatapath2）对输

2015-09-02 14:56:40 341

转载对TimeQuest一些术语的解释

前两篇博文对时序分析中的input delay max和输入端口到内部寄存器的setup进行了一些简单分析，其中涉及到用TimeQuest Timing Analyzer进行分析。初学者估计对TimeQuest当中一些术语的简写不是很清楚。如下图用圈圈标出的部分：这里对这几个术语进行解释下：RF列:R对应Rising，F对应FallingRF列的值对应的意思如下：空

2015-09-01 17:33:38 532

原创 msi 中断的写tlp包在哪里产生？

在IP核内部，不需要用户在应用层操作。 app_msi_req输入连接到中断源。它导致MSI写TLP包。TLP包会使用app_msi_req和app_msi_tc、app_msi_num和配置寄存器值。而这些信号都输出到了IP核中，配置空间也是在IP核内部。因此推断出MSI的写TLP包在IP核中产生。只不过，配置空间寄存器的部分内容，可用过tl_cfg接口输出到应用层，供用户使用。

2015-08-18 16:51:06 1186 3

转载 PCI-E配置MSI中断流程解析

在调试PCI-E的MSI中断前，需要先保证将传统中断调通，然后再调试这个。MSI中断究其本质，就是一个存储器读写事件。将MSI Address设置为内存中的某个地址(可以为64位)，产生MSI中断时，中断源会在MSI Address所在的地址写入MSI Data。也就是说，如果有四条MSI中断线，就会依次写入Data、Data+1、Data+2、Data+3在内存中，依次来区分中断源设备。设备

2015-08-18 14:53:09 868

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