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RSS订阅原创 关于vhdl语言中模块连接的方法和注意点
1.明确任务 如上图所示，A和B是我们已经写好的两个模块，现在我们希望把这两个模块连接起来，成为一个整体的模块C。并让A的两个输入作为C的输入，B的输出作为整体的输出2.具体实现（1）首先新建一个vhdl模块，取名为c (2) 在c中的实体entity部分填充c的输入输出端口 （2）注意component
2015-03-23 21:43:34
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空空如也
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