关于vhdl语言中模块连接的方法和注意点

1.明确任务

     

如上图所示 ，A和B是我们 已经写好的两个模块，现在我们希望把这两个模块连接起来，成为一个整体的模块C。并让A的两个输入作为C的 输入， B的输出作为整体的输出

2.具体实现

（1）首先新建一个vhdl模块，取名为c

  (2)   在c中的实体entity部分填充c的输入输出端口

entity  c is
   Port(
        x1:out std_logic;
        x2:out std_logic;
        y:out std_logic);