SOC芯片电源完整性和STA时序关键路径对Vmin的相互影响

随着芯片性能需求越来越高，比如对xPU算力的追求、对DDR速率带宽的需求，系统应用的场景也日趋复杂多变，芯片电源完整的设计需要覆盖住所有应用场景，而如果逐一对场景进行评估设计的话很难做到穷尽，因此需要在研发阶段对PI风险的识别就很重要了，其中STA阶段主要是用来验证芯片设计在不同操作条件下的时序是否满足要求，而其中的关键路径则是延迟最大的路径，决定了电路的最高工作频率，同时也决定了IP最低工作电压Vmin。Vmin是芯片能正常工作的最低电压，这对低功耗设计很重要。而实际情况需要把这两个方面联系起来，说明关键路径的时序裕度会因为电源完整性问题而减少，这就需要Vmin上升，也就是需要更高的电压来保证电路正常工作。

    

下面讨论下这里面时序和电源完整性相互影响的机制，比如，当电源电压降低时，晶体管的延迟会增加。如果关键路径本来裕度就不足，加上电源噪声引起的电压波动，可能使延迟超过时钟周期，导致时序违例。同时，电源噪声中的动态IR压降和地弹会在开关活动时瞬间降低有效电压，进一步加剧延迟问题。这可能形成一个恶性循环，关键路径的延迟增加导致更多电流突变，进而引发更大的电源噪声，影响更多路径。