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原创 DDR5高速接口的均衡技术
DDR5 的数据传输速率达到3200Mbps到6400Mbps之间，这样的数据传输速率已经能达到某些串行器/解串器（Serializer/Deserializer，SerDes）信道的速度，这样的数据速率下会出现更严重的信号完整性问题，如反射、信道的高频损耗、码间干扰。而ISI在之前的章节已经介绍过，其产生原因可能是由于不正确的端接造成的信号反射引起的，或是信道中的大容性负载或色散效应引起的，信号中的高频率部分通常低频率部分衰减得更多，导致信道表现出低通滤波器的特性。最后形成的是双输入，单输出的DFE。
2024-08-26 13:58:18
1880
原创 芯片-封装-板级协同动态电源完整性的仿真分析
在同一个封装内集成模拟和数字模块的复杂系统中，旨在将电源电压/电流瞬态波动限制在可接受范围内的电源完整性（PI），以及限制各种电磁（EM）耦合现象引起的噪声干扰的信号完整性（SI），是设计成功的极具挑战性的约束条件。尽管统一的芯片-封装-板级组件设计的单一模型电磁积分分析是最准确的方法，但使用现有的设计工具套件是不可能实现的。在图5（b）和图5（c）中，将频域测量（VNA）和时域测量（TDR/TDT）转换与图5（c）插图中的RF输入和RF输出接入进行比较，验证了所提出的方法。数字DIE由其电流活动表示。
2026-02-27 11:21:07
203
原创 光电协同设计提升光互连抖动裕量
为解决此问题，提出一种基于实测光TX上升/下降阶跃响应的LDDJ建模方法，步骤如下：首先，为表征不对称边沿，通过光TX输出的n比特序列波形生成上升/下降阶跃响应（图3(a)）；图8(c)和(d)展示了TX的25-Gb/s和40-Gb/s光学眼图。板上，发射端（TX）与接收端（RX）的电气接口（I/F）（由FPGA构成）通过光链路连接，该链路主要由光TX/RX、光纤连接器和MMF组成。需解决三部分问题：（i）LD非线性及带宽不足引起的码间干扰（ISI），（ii）MMF的色散，（iii）LD的RIN。
2026-02-25 11:21:00
705
原创 28Gbps及以上速率接口无源互连的损耗机制及支持传输的创新型/高性价比结构
祥马踏春至 新岁满庭芳降低高速信道损耗的方法有多种。第一种也是最简便的方法是使用低损耗材料以减少介电损耗。目前，许多正致力于开发低损耗有机材料或其他类型材料，但要满足大规模生产所需的所有机械和可靠性要求，这是一项昂贵且艰巨的任务。低损耗陶瓷材料是另一种可行选择。下面将介绍并讨论有机材料和陶瓷材料的相关特性，分析其优缺点。第二种改善信道性能的方法是通过选择合适的材料和工艺，采用更宽的走线来减少导体损耗（包括趋肤效应损耗和表面粗糙度损耗）。然而，在传统叠层结构中，采用更宽的走线意味着阻抗降低——因为受制造和可靠
2026-02-13 11:20:46
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原创 地平面不连续性对100G PAM4以太网信号完整性的影响
马年大吉，恭祝新春快乐地回流是采用串并转换器（SerDes，Serializer/Deserializer）电路进行高速串行数据传输的关键环节，这类电路采用差分信号传输方式。信号通过印刷电路板（PCB）上的走线传输，而地回流路径对确定走线的特性阻抗至关重要。地回流是指与走线上信号电流方向相反的电流。为避免不必要的反射、串扰或信号衰减，确保传输信号具备良好的地回流路径至关重要。若地回流路径不明确，由于走线存在有限电阻，信号可能会出现显著的电压降，进而导致信号损耗、偏斜和抖动。这些问题会严重降低信号完整性，引发
2026-02-11 11:21:02
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原创 车载PCB以太网RMII接口信号完整性评估
本仿真涉及两个信号流向：从IC7901到IC5000的写操作部分（评估IC5000处的信号），以及从IC5000到IC7901的写操作部分（评估IC7901处的信号）。例如，图4展示了IC5000相关引脚（V1、W1、W3、W4和Y5）在0至100纳秒内的电压，表现出良好的性能，无任何过冲或下冲（采用快速驱动）。图5显示，在0至100纳秒内存在0.5V的过冲和下冲，导致SI性能不佳。因此，最佳的SI性能优化配置如图7所示，采用两种不同的电阻值：引脚29和33处为25Ω，引脚32处为50Ω（见表1第4行）。
2026-02-09 11:20:23
309
原创 112G PAM4/56G NRZ芯片封装互连设计和SI性能
行业内另一项值得关注的举措是将高带宽内存（HBM）集成到封装中，以突破封装到印刷电路板（PCB）的内存接口带宽瓶颈，实现高性能计算，这一举措也进一步推高了单个封装设计的通道数。对于此类速度和高通道数的封装互连设计，采用模块化方法是必要的，以确保设计效率、设计一致性和可行的信号完整性（SI）验证工作量。因此，为保证设计效率和一致性，需要采用模块化方法。由于封装焊球数量限制、焊球位置约束，或封装边缘/角落的特殊制造要求，部分通道可能出现非规则的垂直结构模式，例如焊球分配或镀通孔（PTH）布局等情况。
2026-02-05 11:21:05
286
原创 高速SerDes链路高布线密度封装中的隔离设计优化
在设计包含高速SerDes（HSS）信号的高布线密度封装时，噪声耦合是主要关注点之一。随着HSS应用中数据速率随布线密度的增加而迅速提升，高速数据信道之间的充分隔离成为衡量性能的关键指标。虽然通过最大化布线逃逸能力可以优化成本，但在高速应用中，布线能力与电气性能密切相关。为确保产品性能，需对敏感高速信号施加耦合噪声限制，而更高的隔离度需要更大的设计空间，可能导致封装尺寸增大，进而增加封装成本；同时，系统的高集成度又要求更小的封装尺寸。随着应用数据速率跃升至更高水平，这一问题在成本-性能权衡中变得愈发具有争议
2026-02-03 11:21:05
306
原创 【新春活动】芯片SIPI系列课程（PI&LPDDR4&LPDD5&HSPICE）！囤！囤~~
各位关注公众号的新老朋友，大家好！马上就要过年了，公众号提前祝大家新年快乐~马年大吉~~【MIPI系列C-PHY SIPI设计培训视频】课程年后开启，敬请期待~5 另外，如下是公众号同名知识星球和IMA知识库，欢迎大家加入~~85折（不包含Hspice的课，此课送）,其中老学员任一课6折。LPDDR5 SIPI端到端设计培训课。芯片电源完整性设计》，售价1299元。【芯片SIPI设计知识库】
2026-02-01 20:02:37
268
原创 ＜span class=“js_title_inner“＞Si interposer上高速高带宽内存接口的电气特性分析＜/span＞
这类内存采用大量通信通道，由于需要极密集的布线，因此对先进基板提出了较高要求。本文介绍了一种大型硅中介层，其采用整片晶圆光刻工艺制造，与现有集成电路后段（IC back-end-of-line）采用的技术相比，成本更低。当前，高端显卡、网络交换机、路由器以及自动驾驶等应用对处理器与内存之间的数据速率提出了更高要求。）：通过大幅增加引脚数量，维持或降低单引脚速率，从而减小驱动器和接收器单元的面积。支持不同工艺技术的芯片（如数字处理器与模拟转换器）集成，并因其与硅芯片匹配的热膨胀系数（
2026-01-31 10:15:53
411
原创 Si interposer上高速高带宽内存接口的电气特性分析
这类内存采用大量通信通道，由于需要极密集的布线，因此对先进基板提出了较高要求。本文介绍了一种大型硅中介层，其采用整片晶圆光刻工艺制造，与现有集成电路后段（IC back-end-of-line）采用的技术相比，成本更低。当前，高端显卡、网络交换机、路由器以及自动驾驶等应用对处理器与内存之间的数据速率提出了更高要求。）：通过大幅增加引脚数量，维持或降低单引脚速率，从而减小驱动器和接收器单元的面积。支持不同工艺技术的芯片（如数字处理器与模拟转换器）集成，并因其与硅芯片匹配的热膨胀系数（
2026-01-31 10:15:53
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原创 基于FO-EB封装的HPC应用电气性能增强设计
FO-EB结构与内存计算理念一致，通过桥接芯片连接ASIC与高带宽内存（HBM），不仅提供异质集成封装方案，还能实现内存计算。接下来将探讨FO-EB设计，并评估其性能，包括通过阴影云纹法（Shadow Moiré）测量的封装翘曲、HBM电气性能以及IPD设计对交流噪声的抑制效果。研究结果表明，FO-EB封装集成方案是HPC应用的最佳选择（见图2）。通过整体模块应力仿真对比FO-EB与2.5D封装的结构互联性能，FO-EB的芯片角应力与RDL弯曲应力比均为1X，显著优于2.5D封装的1.6X（见表3）。
2026-01-30 11:21:04
700
原创 高带宽存储器与先进接口总线在RDL设计技术中的电气性能优化
图3显示了1um×1um线在拓扑一顶层的衰减曲线（左轴）和特性阻抗（右轴），介电层厚度d分别为0.5、1、2.5和4um。以HBM为例，2um线宽与2um间距下，拓扑一需5层（2信号、2地、1电源）；1um线宽与1um间距下，仅需3层（1信号、1地、1电源）。图14显示，2um线间距增至4um后，5mm长HBM总线的眼图（图15）符合规范，且仍可在2层金属内完成布线。拓扑二采用1um线宽时，仅需2层即可实现HBM接口，但5mm长线的眼图（图10）未满足HBM2的0.7UI宽度和480mV高度要求。
2026-01-28 11:20:21
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原创 ＜span class=“js_title_inner“＞高带宽存储器与先进接口总线在RDL设计技术中的电气性能优化＜/span＞
图3显示了1um×1um线在拓扑一顶层的衰减曲线（左轴）和特性阻抗（右轴），介电层厚度d分别为0.5、1、2.5和4um。以HBM为例，2um线宽与2um间距下，拓扑一需5层（2信号、2地、1电源）；1um线宽与1um间距下，仅需3层（1信号、1地、1电源）。图14显示，2um线间距增至4um后，5mm长HBM总线的眼图（图15）符合规范，且仍可在2层金属内完成布线。拓扑二采用1um线宽时，仅需2层即可实现HBM接口，但5mm长线的眼图（图10）未满足HBM2的0.7UI宽度和480mV高度要求。
2026-01-28 11:20:21
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原创 ＜span class=“js_title_inner“＞高带宽存储器与先进接口总线在RDL设计技术中的电气性能优化＜/span＞
图3显示了1um×1um线在拓扑一顶层的衰减曲线（左轴）和特性阻抗（右轴），介电层厚度d分别为0.5、1、2.5和4um。以HBM为例，2um线宽与2um间距下，拓扑一需5层（2信号、2地、1电源）；1um线宽与1um间距下，仅需3层（1信号、1地、1电源）。图14显示，2um线间距增至4um后，5mm长HBM总线的眼图（图15）符合规范，且仍可在2层金属内完成布线。拓扑二采用1um线宽时，仅需2层即可实现HBM接口，但5mm长线的眼图（图10）未满足HBM2的0.7UI宽度和480mV高度要求。
2026-01-28 11:20:21
337
原创 优化DDR双面Fly-By拓扑结构的信号完整性设计
如今，基于闪存的固态硬盘系统已得到广泛应用。随着速度提升至266甚至533Mb/s，需要同时驱动八个通道。通道之间的相互影响相当显著，因此，设计信号布局以满足规格要求成为提高性能和数据速率的关键点。来越难以满足系统规格，尤其是当信号源阻抗变高时。因此，将研究具有较高源阻抗的高速存储系统的分析和设计，以实现令人满意的信号完整性。到目前为止，星形和fly-by拓扑被广泛用于大多数单控制器到多存储器系统。然而，随着数据速率的增长，它们越。芯片SIPI设计视频培训系列。←左右滑动查看更多→。
2026-01-26 11:20:43
306
原创 ＜span class=“js_title_inner“＞优化DDR双面Fly-By拓扑结构的信号完整性设计＜/span＞
如今，基于闪存的固态硬盘系统已得到广泛应用。随着速度提升至266甚至533Mb/s，需要同时驱动八个通道。通道之间的相互影响相当显著，因此，设计信号布局以满足规格要求成为提高性能和数据速率的关键点。来越难以满足系统规格，尤其是当信号源阻抗变高时。因此，将研究具有较高源阻抗的高速存储系统的分析和设计，以实现令人满意的信号完整性。到目前为止，星形和fly-by拓扑被广泛用于大多数单控制器到多存储器系统。然而，随着数据速率的增长，它们越。芯片SIPI设计视频培训系列。←左右滑动查看更多→。
2026-01-26 11:20:43
359
原创 SerDes高速接口在BGA封装上SI设计考虑因素
在当今时代，收发器协议速度一直在翻倍，例如：PCIe-Gen4为16Gbps，PCIe-Gen5为32Gbps；由于NRZ需要更高的奈奎斯特频率，这会导致更高的通道相关损耗，因此PAM4已成为以太网收发器的主要解决方案，并且信令速度也在继续提高：从56Gbps PAM4到112Gbps PAM4。消除阻抗不连续性需要精确的S参数提取，因为这需要正确建模基板布局，以便设计合适的阻抗匹配网络。除了损耗之外，设计为以快速上升时间和高频信号工作的SerDes通道，信号可能会激发噪声，这取决于基板设计。
2026-01-24 10:30:59
368
原创 先进封装芯片集成中多线束接口的信号完整性与电源完整性设计及分析
先进封装是实现芯片异构集成（HI）的关键技术。相较于单片系统级芯片（SoC），异构集成芯片方案有望降低整体实现成本，并提升系统设计灵活性。为满足新兴异构集成趋势的需求，业界已推出新型开放式标准芯片间（D2D）串行总线接口，例如通用芯片互连快速通道（UCIe）和先进接口总线（AIB）。多线束（BoW）是另一种芯片间接口方案，作为低功耗互连解决方案，它属于开放式特定领域架构（ODSA）的一部分。ODSA旨在建立芯片间的物理与逻辑接口，解决不同厂商芯片的集成问题。尽管已有多项研究基于初步的BoW规范与需求展开，但
2026-01-22 11:20:46
648
原创 DDR5接口供电PMIC特性及动态PI性能的分析
如图3和表I所示，若将包含提取模型参数的动态电源模型以及各组件的芯片功率模型（CPM）纳入PI仿真，可为DDR5 DIMM设计提供优化的设计指南，并实现更精确的电源预算。然而，通过对不同去耦电容数量的多种情况进行一系列仿真后，得出结论：即使从初始设计中移除20个100nF的去耦电容，压降恶化程度也小于1.2mV，如图7所示，差异仅为0.1%。利用该方法，可以精确验证各种PI相关特性，包括实际开关序列的影响以及所有组件的精确建模，例如PMIC等有源组件的非线性动态模型、无源组件、基板、封装、片上CPM等。
2026-01-20 11:24:23
438
原创 SerDes 56Gbps 封装设计信号质量优化评估
随着数据速率的提高，高速串行输入/输出（I/O）信号通常希望在单个传输线层上布线，该层需在封装镀通孔（PTH）上方进行阻抗控制，并垂直直接过渡至球栅阵列（BGA）引脚。然而，在DIE-封装尺寸比较小的封装中（DIE边缘靠近封装边缘），为缓解高密度Serdes走线的固有难题，需要额外的传输线层（即背面走线）来连接封装BGA。原因在于，在高密度Serdes走线引出区域，走线直接通过过孔连接至靠近DIE边缘的对应BGA引脚的空间有限。因此，封装设计需要不断演进，以同时满足更高数据速率和更多通道数的需求。
2026-01-18 10:30:23
275
原创 ＜span class=“js_title_inner“＞SerDes 56Gbps 封装设计信号质量优化评估＜/span＞
随着数据速率的提高，高速串行输入/输出（I/O）信号通常希望在单个传输线层上布线，该层需在封装镀通孔（PTH）上方进行阻抗控制，并垂直直接过渡至球栅阵列（BGA）引脚。然而，在DIE-封装尺寸比较小的封装中（DIE边缘靠近封装边缘），为缓解高密度Serdes走线的固有难题，需要额外的传输线层（即背面走线）来连接封装BGA。原因在于，在高密度Serdes走线引出区域，走线直接通过过孔连接至靠近DIE边缘的对应BGA引脚的空间有限。因此，封装设计需要不断演进，以同时满足更高数据速率和更多通道数的需求。
2026-01-18 10:30:23
119
原创 56Gbps I/O接口的电源完整性考量
对于40Gbps以上速率，芯片驱动电路、芯片布线、键合焊盘、封装布线、连接Bump、印刷电路板（PCB）布线的协同设计，以及与另一芯片接收端的反向设计（甚至包括电源/地（P/G）处理），是一项关键问题。需考虑的参数包括：驱动管导通电阻（驱动能力）、所有连接路径的特征阻抗、带端接条件的频率相关负载、接收灵敏度，以及在1/4波长（56Gbps下芯片布线中为1.34mm）范围内不影响输入的电源电荷响应能力。表3展示了三种晶体管模型在两种电源布线方式下的电压波动，平行板模型与环路模型的差异显著。
2026-01-15 11:20:23
384
原创 ＜span class=“js_title_inner“＞56Gbps I/O接口的电源完整性考量＜/span＞
对于40Gbps以上速率，芯片驱动电路、芯片布线、键合焊盘、封装布线、连接Bump、印刷电路板（PCB）布线的协同设计，以及与另一芯片接收端的反向设计（甚至包括电源/地（P/G）处理），是一项关键问题。需考虑的参数包括：驱动管导通电阻（驱动能力）、所有连接路径的特征阻抗、带端接条件的频率相关负载、接收灵敏度，以及在1/4波长（56Gbps下芯片布线中为1.34mm）范围内不影响输入的电源电荷响应能力。表3展示了三种晶体管模型在两种电源布线方式下的电压波动，平行板模型与环路模型的差异显著。
2026-01-15 11:20:23
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原创 ＜span class=“js_title_inner“＞56Gbps I/O接口的电源完整性考量＜/span＞
对于40Gbps以上速率，芯片驱动电路、芯片布线、键合焊盘、封装布线、连接Bump、印刷电路板（PCB）布线的协同设计，以及与另一芯片接收端的反向设计（甚至包括电源/地（P/G）处理），是一项关键问题。需考虑的参数包括：驱动管导通电阻（驱动能力）、所有连接路径的特征阻抗、带端接条件的频率相关负载、接收灵敏度，以及在1/4波长（56Gbps下芯片布线中为1.34mm）范围内不影响输入的电源电荷响应能力。表3展示了三种晶体管模型在两种电源布线方式下的电压波动，平行板模型与环路模型的差异显著。
2026-01-15 11:20:23
669
原创 6.4 Gb/s DDR5 Channel DFE SI特性分析
现代服务器应用需要高容量、高速率和低延迟的内存架构。CPU 与内存之间的链路必须以不断提升的数据速率向双列直插式内存模块（DIMM）传输数据。在 DDR-SDRAM 的发展趋势中，每代技术的 I/O 频率均翻倍，DDR4 中双数据速率已达到 3.2 Gb/s。因此，DDR5-SDRAM 高达 6.4 Gb/s 的数据速率成为当下的最热选择。【芯片SIPI设计知识星球】
2026-01-12 11:20:20
332
原创 DDR4 RDIMMs中VREF Traing过程及对Timing的影响分析
通过模式寄存器组（MRS）命令进入VREFDQ校准模式：将MR6的A[7]位设置为1（0表示禁用VREFDQ校准模式），将MR6的A[6]位设置为0或1以选择所需范围，并将MR6的A[5:0]位设置为“无关项”（无默认初始设置；因此，发出的VREF命令会更改对应DRAM的VREF电压设置，同样，使用PDA模式依次为每个DRAM选择并写入最佳VREF值。如图8所示，DRAM 8的最大裕量约为76%，DRAM 16的最大裕量约为80%，DRAM 0的最大裕量约为78%。图1描述了DDR4的预期校准流程。
2026-01-09 11:20:39
780
原创 DDR5系统时钟类信号的SI仿真分析
Times”模式的优点是仿真时间更快，而“Wave”模式的优点是可以对时钟波形进行额外处理，例如对DQS路径中的连续时间线性均衡器（CTLE）或相位内插器进行处理。应该提供DQS IBIS-AMI模型，以正确生成时钟接收器模型的“Times”和/或“Wave”数据，如图3所示，并且在DQ和DQS IBIS-AMI模型之间可以正确建模tRX_DQS2DQ延迟。因此，注入到DQS与DQ上的Sj之间的相位差非常小。图7表明，DQS上的抖动和DQ上的抖动对生成的眼图中的时序裕量具有非常相似的影响。
2026-01-07 11:20:30
722
原创 DDR5 DIMM时钟差分信号的PCB设计及SI分析
图5为当CK1B和CK2B工作于差分模式、CK2工作于共模时，采用20ps上升时间的时域反射（TDR）曲线，展示了单体DRAM（Mono DRAM）和3DS 2Rx4 RDIMM的边缘耦合布线与所提布线的CK1有效特性阻抗仿真结果。由于布线尺寸对称，所有信号的阻抗一致。考虑到DDR5内存模块的信道环境、DRAM芯片负载量及工作速率，JEDEC标准将时钟信号的有效特性阻抗较DDR4进一步降低——DDR4的有效特性阻抗为42.5Ohm（差分阻抗85Ohm），而DDR5则为22.5Ohm（差分阻抗45Ohm）。
2026-01-04 11:21:04
622
原创 SOC+DRAM SIP SIPI的设计
随着技术的不断进步，对完整性的要求日益提高，导致片外存储器带宽需求增加，进而使得DRAM的数量和工作数据速率相应提升。半导体行业的新趋势不仅影响移动设备、可穿戴设备等小尺寸产品及物联网（IoT）领域，还影响汽车、服务器、家用电器等大尺寸产品，这些应用均需要更高的存储器带宽。JEDEC（电子器件工程联合委员会）发布的LPDDR5和DDR5标准要求数据传输速率最高可达6400MT/s，而LPDDR5的信号电压则需降至500mV。为实现这一性能提升，需要通过封装级集成重新设计先进特性。与传统的板对板或芯片对芯片互
2025-12-29 11:21:02
592
原创 DDR DIMM电源网络架构及PDN设计
现代双列直插内存模块（DIMM）的供电网络（PDN）由三个主要供电域组成：VDD、VPP和VTT。这些供电域通过DIMM连接器引脚由主机平台主板（MB）供电。此外，主板上的多个DIMM共享同一个稳压器（VR），如图1所示。
2025-12-27 11:00:42
320
原创 2D、3D和2.5D互连方案的功耗对比及interposer互连的功耗优化
所对比的方案包括：带印刷电路板（PCB）和单个双列直插内存模块（DIMM）连接的双倍数据速率第三代同步动态随机存取存储器（DDR3 SDRAM）、带中介层的DDR3、带叠层封装（POP）的低功耗DDR2/3（LPDDR）、带1层硅通孔（TSV）堆叠的Wide IO、带4层TSV堆叠的Wide IO，以及带TSV和片上走线的片上走线与简易CMOS驱动器。结果显示，带PCB的DDR3功耗最高，LPDDR功耗处于中等水平，Wide IO和定制化设计的CMOS驱动器与接收端功耗最低。
2025-12-26 11:20:58
819
原创 高速信号差分过孔短截线对信号传输波形和眼图的影响及优化方法
因此，由于布局限制，在厚多层PCB中，差分走线可能需要通过差分PTH过孔从（第一层的）微带线经（第三层的）内部带状线布线至（第一层的）另一条微带线，本文将该结构称为所提结构（图1）。在厚多层PCB中，所提结构中的两对差分过孔短截线长度均为最长，且它们的过孔短截线效应最强。接下来将介绍厚多层PCB中两对最长差分过孔短截线对TDT波形和眼图的影响，并对比了一种带/不带额外空气过孔的高阻抗差异方案，以缓解时域和频域中差分过孔短截线的影响。此外，还引入了背钻过孔技术来去除过孔短截线。扫码加入星球，获取更多内容。
2025-12-24 11:20:20
384
原创 UCIe Die2Die 接口 SIPI特性分析
在高性能计算、人工智能、6G和汽车应用的推动下，数字时代的数据感知、处理和存储需求正不断增长。过去，为实现新功能，人们主要依赖面积缩放，且芯粒尺寸无需承担过高代价。然而，当前应用正将芯粒尺寸推向掩模版限制，导致良率下降；同时，先进技术节点的芯粒成本居高不下，因此从片上系统（SoC）转向基于芯粒的设计和异构集成封装具有显著优势。 此外，这种方案还能缩短产品上市时间。显然，基于芯粒的设计需要大量可靠且高能效的数据通道，而高密度互连可能需要复杂的封装技术支持。因此，芯粒间互连的创新与优化，是推动基于芯粒系统发展
2025-12-22 11:20:33
636
原创 超25 Gbps高速SerDes封装BGA Pattern FEXT/NEXT设计
在过去十年中，为满足现代大容量存储和网络应用对输入/输出（I/O）带宽日益增长的需求，芯片间通信系统中电互连的数据速率已从1Gb/s大幅提升至25Gb/s，且仍在不断突破。在这些复杂的信号完整性挑战中，由SerDes引脚分布引发的PCB过孔串扰已成为产生高抖动的重要因素，并有潜力成为设计过程中的核心考量点。因此，最常用的方法是在重要信号周围设置接地球，使PCB中信号周围也能形成屏蔽接地过孔。然而，实现完美屏蔽难度较大，且除了过孔-过孔耦合外，走线-过孔耦合和过孔-走线耦合对串扰性能的影响也至关重要。
2025-12-19 11:20:54
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原创 AI加速芯片上的RDL inteposer高速信号设计
另一种是GSG类型，线宽为1.5um，信号和地之间的间距为1.5um，如图4所示。六层中有两种可能的布局堆叠，其中一种结构如图7（a）所示，RDL6分配给电源网络VCCIO和VCCFWDIO，RDL5/RDL3/RDL1分配给地网络VSS，RDL4/RDL2通过使用线宽为1.5um、两线之间间距为1.5um的SSS类型拓扑来路由156条通道信号。图4. 三种布局类型（a）SSS类型L/S=2um/2um，（b）SSS类型L/S=2um/4um，（c）GSG类型L/S=1.5um/1.5um。
2025-12-18 11:21:07
890
原创 3DIC AI芯片中的信号完整性系统分析
图6展示了四种不同通道长度下的损耗与串扰测试结果，发射端终止条件为25Ω与0.25 pF，接收端为0.2 pF。其中，(L(f)为频率f处的损耗值，XT(f)为频率f处的总串扰，V1(f)为受害线发射端电压，V2(f)为受害线接收端电压，Vn,i(f)为静默攻击线接收端电压。因此，通道长度较短（标准规定小于2mm，从一端芯片的焊点到另一端芯片的连接焊点），互连需优化以实现高带宽、低延迟、最佳性能与能效。仿真结果表明，在1.7 mm通道中，眼高与眼宽均满足规范要求，而较长通道需额外均衡以补偿损耗与串扰。
2025-12-16 11:20:32
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原创 芯片电源完整性效应对信号完整性影响的种类及其分析
干扰源包括同一驱动器的其他信号（引发SSN）和共用回流路径的信号（引发回流路径过孔串扰），且两类干扰源的信号集合一致：DQ0的干扰源为DQ1~DQ15，DQ56的干扰源为DQ48~DQ55和DQ57~DQ63。走线宽度为8mil，DQ0与DQ2（上方两条走线）、DQ3与DQ1（下方两条走线）的间距为50mil，DQ0与DQ1（中间两条走线）的间距为80mil。在时域分析中，需搭建包含发送缓冲器、通道和接收缓冲器的时域仿真模型，且缓冲器的供电不再采用理想电源，而是接入实际待分析的PDN。
2025-12-12 11:20:18
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原创 LPDDR接口不同电源域电源完整性分析
近年来，移动存储等高速输入/输出（I/O）接口的数据速率和时钟速度已突破千兆比特每秒级别，电路和封装也朝着高度集成化方向发展。然而，尽管已达到目标性能，系统中仍出现了失配、串扰等不良效应。此外，随着中央处理器与存储器之间输入/输出（I/O）带宽的增加，物理限制导致功率效率降低。因此，需要在高速信号传输条件下最大化PCB和封装结构中电链路的性能。封装结构会导致静态和动态功率损耗。此外，存储系统需要额外的片上功耗来确保信号完整性，例如片上端接和均衡器。因此，在要求低功耗移动设备的高速存储系统中，封装结构需最大限
2025-12-10 12:06:47
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