Gravellllll-CSDN博客

原创年轻人的第一个数字钟！适用于FPGA的数字钟Verilog实现

一份面向本科数电实验课的，完整的，可用于 fpga 的数字闹钟 verilog 实现

2022-09-27 09:05:01 1449 1

原创解决VCS运行及makefile问题：libelf.so.1；undefined reference to ‘xxx‘；recipe for target ‘product timestamp‘等

使用makefile进行vcs自动化运行的问题解决过程

2022-03-20 13:48:59 3861 2

原创 Verilog 三个状态机实现的按键消抖方案

使用三段式状态机设计的三种方案的按键消抖模块。

2021-12-30 23:35:20 1054

原创 Verilog实现数字钟（带校时、按键消抖）并求教一个bug

Verilog实现数字钟以及一个bug的讨论我现在是FPGA新手入门，数字钟大概是新手最常做的一个入门系统项目吧，所以也想分享以下我的方案，以及求教一个我无法解决的bug。测试采用Altera的EP4CE6F17C8芯片开发板。时钟模块分、秒60进制采用10进制的6进制两个模块构成。//模10计数器module cnt10(cp,cr,en,q); input cp, ...

2020-01-17 21:44:21 3139 7

空空如也

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