年轻人的第一个数字钟！适用于FPGA的数字钟Verilog实现

为什么做这个？

因为闲。

当然也不是很闲，初衷是因为本科时上过的数电实验课最后的大作业就是在 FPGA 上实现一个数字钟，这个作业当时困扰了我们班的诸多同学（难以置信，我们只是学材料的弱小可怜又无助{{{(>_<)}}}。最终，大部分同学在拷贝一位学长的代码一位学长的帮助下顺利通过了这门课程。相信各位学习过数电的同学都上过 FPGA 实验课，也许最后的大作业也是设计一个数字钟，为此，我想创建这样一项造福广大本科数电学子的工程，提供一份比较完整的数字钟/闹钟设计参考。

工程使用说明

首先附上工程链接：
年轻人的第一个数字钟！https://gitee.com/gravelcai/digital_clock.git

本项目所有模块均通过了 verilator 或 modelsim 的编译以及功能验证，并通过了 vivado 的综合，但并没有实际上板测试。如果你的作业只需要提交仿真结果，那么这个工程已经绰绰有余，如果需要上板测试，那么你需要结合你自己的开发板进行修改。

比较详细的技术说明都写在README中了，使用前请先参考README。

一些碎碎念

不论如何，冠冕堂皇的话还是应当说一说的。ctrl+c/v 并不是一个好习惯（虽然这是最重要的码农工作技能），若是对走数字 IC / FPGA 领域有想法的同学，还是建议多自己思考一下这个数字钟的设计思路，最好可以自己完成代码实现。

此外，我在后文中留下了一些可以改进的点，用加粗斜体标注，如果不满足于仅仅 copy 我这份代码，或者觉得我这个写得太烂的，可以在此基础上改进。另外，这也算是个开源的小工程，如果你也感兴趣如果你也很闲的话，可以拉一个分支一起完善一下，也算继续为学弟学妹们行方便啦