集成电路前端笔试/面试通关宝典

If you can't explain it simply,  you don't understand it well enough.——Albert Einstein

博主目前是一名集成电路工程专业的研三学生，研究方向是数字电路设计。由于明年六月份就要毕业了，最近忙着秋招，面试的岗位都是数字前端，目前验证和设计的offer都有拿到。从8月到现在面了不少公司，踩了不少的坑，现在把整个过程中遇到的一些比较有代表性的题目整理下来，供大家查漏补缺，题目仅列出知识点，具体例题单独去搜都能搜到很多，祝大家求职顺利。

基础知识：

数字电路设计流程

FPGA的内部构造，设计流程

进制转换

逻辑状态、卡洛图化简（用与非门实现各种逻辑（与或表达式））

存储器分类

D触发器 JK触发器的构成 Register的设计

Latch和D触发器的区别，行为级描述latch的产生

数字电路中功耗主要由哪两种构成，分别由什么引起，低功耗设计的几种手段

同步电路和异步电路概念，跨时钟域的信号传输，信号接收端为什么要打两拍

异步FIFO，握手信号，为什么要用格雷码

竞争、冒险现象是什么，如何消除

亚稳态的概念，如何减小影响，如何降低产生概率

格雷码的定义，如何产生

“线与”如何实现

Moore, Meeley状态机的区别，三段状态机的写法

同步复位、异步复位、异步复位同步释放区别

静态、动态时序分析概念、优缺点

常考题型：

时序问题（setup time/hold time，skew/jitter）

一串序列检测、上升沿下降沿的检测、一串有规律序列的产生

状态机（饮料机）

利用COMS实现简单逻辑

设计：

环形振荡器的设计

FPGA和ASIC的区别

FPGA时序优化的主要方法

Falth_Path的设置

除2取余除3取余（模2，模3）算法的Verilog设计实现 模3算法：https://zhidao.baidu.com/question/1383837207982172220.html

偶数分频、奇数分频（50%占空比的奇数分频器设计）、小数分频

7（10）进制（循环）计数器的设计

给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形

全加法器的设计

时钟门控Register的设计

利用4选1MUX实现F(x,y,z)=xz＋yz’

用二选一MUX实现基础逻辑门功能

毛刺消除电路

背靠背FIFO的计算

数字电路：

锁相环（PLL）的组成部分

Asic的design flow

数字后端的流程

描述CMOS电路中闩锁效应产生的过程及最后的结果？

解释latch-up现象和Antenna effect和其预防措施.  

什么叫窄沟道效应?

什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？）

硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？

验证：

代码覆盖率概念

状态机验证完备性

UVM最小验证系统的搭建

UVM—transaction随机语法

UVM—TLM通信中端口的设置

架构（系统）：

冯诺依曼和哈佛结构区别

复杂指令集与精简指令集

并行，流水线的理解

ARM有几级流水线，功能分别是什么

对总线（AMBA）的理解，不同总线的应用场景，项目中用过的话会让画时序

SPI端口，GPIO，I2C，URAT协议的理解

处理器（进阶）：分支预测、并行编译

算法：

FFT DFT

PSK、QAM

奈奎斯特采样定律

浮点数的存储结构，量化算法

ASCII码

一些经典的数列算法（排序之类的……）

（进阶）：哈希、CRC

简称

Mux：多路选通器

Inverter(INV)：反相器

FF：触发器

FSM（有限状态机）

以上题目虽然又多又杂，但除了数字电路部分有些点我没遇到过，是从别的资料上整理下来的之外，其他的知识点都是自己或周围同学实实在在遇到过的题目，整体来说越靠前越重要，祝求职顺利！

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2019.11.7新增：模3算法实现参考