FPGA
iChamber
这个作者很懒,什么都没留下…
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verilog编程,请把时序逻辑和组合逻辑彻底分开!
以一个同步加法器为例,使用verilog实现:module adder( input clk_sys, input rst_n, input a, input b, output reg c);always @(posedge clk_sys or negedge rst_n) begin if(!rst_n) c <= 0; else c <= a+b;原创 2018-01-22 15:24:53 · 11713 阅读 · 3 评论 -
verilog编程,可能你一直在错误地使用计数器cnt
计数器是verilog编程中非常常用的一种技巧,但是我们如果是C等语言的编程思维则极有可能错误地使用计数器。下面举个例子:module delay ( input clk_sys, //系统时钟 input rst_n, output reg [31:0] time_cnt );parameter DELAY_TIME = 32'd50; //计数总时钟个数reg原创 2018-01-22 20:12:21 · 9085 阅读 · 1 评论