IC/FPGA
文章平均质量分 77
springone
这个作者很懒,什么都没留下…
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集成电路设计的时钟方案
时钟方案原则---- 时钟区域的数量和时钟频率必须经过论证,对下面两点的论证尤其重要:● 所需的时钟周期和相关的锁相环● 对系统其余部分提供接口所需的外部时钟方案1---- 尽量少使用时钟区域。两个不同步的时钟相互影响,他们会在同一个模块中起作用,这种情况应尽量避免。理想情况下,一个模块应只由需要有一个时钟区域转换到另外一个时钟区域的触发组成。两个时钟区域之间的接口模块的设转载 2006-04-25 13:24:00 · 1674 阅读 · 0 评论 -
基于CPLD的数字钟设计(一)
在“夏宇闻老师之verilog学习站”(http://verilog.113.tofor.com)中,有这样一道题目。设计要求如下:基于CPLD的数字钟设计设计任务:1、 设计一个具有时、分、秒计时,6位数字显示的时钟电路;2、 具有快速校时功能;3、 具有整点音响自动报时;4、 以时钟电路为基础,设计如下表所示的作息时间自动打铃器;原创 2006-04-27 16:03:00 · 3933 阅读 · 0 评论 -
再学计数器的设计
/*+FHDR-------------------------------------------------------- file name: counter4.v Author: Clarke.Lee E-mail: clarke.lee@163.com -------------------------------------- Keywords: Counter原创 2006-04-28 16:42:00 · 1036 阅读 · 0 评论 -
基于CPLD的数字钟设计(二)
把代码改了一下,编译通过了,接下来得做仿真,除错了。呵呵,新手,自己鼓励一下自己!/*+FHDR-------------------------------------------------------- file name: clock.v Author: Clarke.Lee E-mail: clarke.lee@163.com ------------------原创 2006-04-28 11:24:00 · 2203 阅读 · 0 评论 -
状态机中的非阻塞赋值
在一个模6的计数器中,充分认识到了非阻塞赋值的用法,开始的代码是这样的:/*+FHDR-------------------------------------------------------- file name: counter6.v Author: Clarke.Lee E-mail: clarke.lee@163.com --------------------原创 2006-04-28 15:47:00 · 1384 阅读 · 0 评论 -
关于串并转换的VERILOG代码
关于串并转换的VERILOG代码关于串并转换的VERILOG代码设计题目:8位数据总线,能实现串行数据到8位并行数据的转换,以及8位并行数据到串行数据的转换.具体是哪种转换由sp控制端决定,当sp=1时,是串行输入/并行输出;当sp=0时,是并行输入/串行输出.一,模块定义以及功能描述输入端口 输入说明rst 复位信号clk 时钟信号sp 使能信号输出端口转载 2006-05-04 11:28:00 · 8917 阅读 · 1 评论