如果有些项目要求对verilog代码进行格式整理,但是前期有些他人的代码格式很乱很多,一行行改起来就会很麻烦,下面解释一个方法,实测可行。
书写工具:vscode
1.在vscode 下载 SystemVerilog and Verilog Formatter,并安装
2.打开需要修改的v文件,ctrl+S,会自动优化格式后保存
3.工具优化有bug的地方,只要开启工具,会把所有地方都按照内置的逻辑优化
因此如果不想让工具影响手动优化就在优化后禁止工具
4.最后进行手动微调,比如这个工具有些问题,在遇到if else时,不会换行~