ToFPGA的博客

原创 UDP协议

TCP是"电话"（建立连接、可靠传输），UDP是"明信片"（扔出去不管，可能丢失）。UDP校验和不仅覆盖UDP头部和数据，还覆盖一个。，用于验证数据是否正确到达目标。的传输服务，最小化协议开销。这些特性在某些场景下是。

原创 ICMP协议

ICMP协议是IP协议的辅助协议，主要用于传递网络控制信息和错误报告。它封装在IP数据报中传输，帮助诊断网络问题并提供错误反馈。ICMP报文包含类型、代码和校验和字段，常见类型包括回显请求/应答（ping）、目标不可达、超时等。ICMP错误报文会附加引发错误的IP数据报头部信息，便于定位问题。该协议弥补了IP协议无连接不可靠的缺陷，是网络故障排查的重要工具。

原创 ARP协议

答案就在这个流程里：第一个ping包触发ARP解析，在等待响应的过程中，ping包本身可能已经被发送或丢弃。当封装在以太网帧中时，以太网头部占14字节，尾部有4字节的FCS校验，所以总长度为14+28+4=46字节。这个流程对上层应用是透明的。响应包的目标MAC是请求方的单播地址，操作码为2，所有字段都有明确值。ARP通过在局域网内广播询问、单播响应的方式，动态地将IP地址解析为MAC地址，让通信得以顺利进行。这种双层地址设计是网络分层思想的体现：IP负责跨网络的路由寻址，MAC负责同一链路内的实际传输。

原创 Windows10/11永久关闭自动更新

本文介绍了通过修改注册表实现Windows系统更新延迟100年的方法。具体步骤包括：1）使用Win+R打开注册表编辑器；2）定位到WindowsUpdate相关路径；3）新建名为"FlightSettingsMaxPauseDays"的32位DWORD值；4）将其十进制数值设为36500（100年）；5）最后在系统更新设置中选择最长暂停时间。这种方法可以极大延长Windows更新的暂停期限。

原创 多版本Vivado，怎么设置默认运行版本

本文介绍了通过修改注册表设置Vivado默认版本的方法：1)使用Win+R打开注册表编辑器；2)搜索"vivado.project.1"定位相关项；3)在Shell/Open/Command路径下修改数值数据，将其指向目标Vivado版本的vvgl.exe和vivado.bat文件路径。该操作可指定默认启动的Vivado版本，适用于需要切换不同版本Vivado的用户。

原创 Vivado的DocNav打不开

原创 不建Vivado工程，查看Device视图

时钟的拓扑结构的质量直接影响到设计后期的时序收敛，在多die芯片中，这一点尤为重要。例如：某个芯片是3个die，设计中的一个时钟要给这3个die使用，那么最好将该时钟分配在中间那个die上，这样跨die次数最小，比较时钟跨die会增加Clock Skew。这样就打开了Vivado，之后选择Window，点击Device即可打开Device视图，点击Package即可打开Package视图。例如：PCIE的位置，高速收发器的位置，因为这些位置直接影响到PCB设计以及FPGA内部的数据流。

原创 Vivado联合Modelsim进行覆盖率分析

原创 Vivado如何生成网表

本文介绍了在Vivado工具中封装网表文件的详细步骤：首先打开工程并进入综合设置，修改层次结构选项为full，添加out_of_context模式参数；然后将目标文件设为顶层，运行综合；完成后可选择生成Verilog或VHDL接口文件；最后根据是否使用Xilinx官方IP，分别使用不同指令生成EDF网表文件。整个过程涵盖了从综合设置到最终网表生成的关键操作流程。

原创 Vivado如何修改工程名称

原创 Vivado IP拷贝后出现多个.gen文件夹问题分析与解决

Vivado 2020+版本IP管理采用xci文件与OOC综合结果分离存储机制，导致跨工程IP拷贝时产生多个.gen文件夹问题。

原创 基于FPGA的日志及参数文件存储设计

本文设计了一种基于FPGA的日志及参数存储系统，采用W25Q256JVEIQ Flash芯片和SPI总线（25MHz时钟速率）实现。系统具备日志记录（双32KB缓存设计，支持10年以上存储）、上位机读写擦除、本地信息查询和多设备参数管理功能。

原创 博客导航目录

本文整理了FPGA开发相关的技术博客导航目录，为FPGA开发者提供了系统的学习资源导航。

原创 解决 Typora 0.11.18 版本过期问题

解决 Typora 0.11.18 版本过期问题

原创 FPGA入门学习路径

了解什么是时序分析；为什么要做时序分析；：了解FPGA组成；：通过简单接口熟悉编码以及开发设计流程。

原创 FPGA开发流程

本文是以“流水灯设计”进行FPGA开发流程讲解。

原创 CAN及CANFD协议

本文参考 ISO11898、BOSCH-CAN Specification 2.0、BOSCH-CAN with Flexible Data-Rate 1.0 标准以及瑞萨科技的CAN入门书。

原创 SENT接口

本文参考标准《SAE J2716_201604》。SENT（Single Edge Nibble Transmission）协议是SAE协会推出的一种点对点、单向传输方案，被用于车载传感器和ECU之间的数据传输。SENT采样单线连接，无需请求命令即可连续接收数据，是具有更高传输精度和更强抗电磁干扰性的低成本车载通信方案。下图为SENT标准的结构和传输层的关系图，分为物理层、数据链路层和应用层。物理层：物理层定义了信号的电气特性、时钟容差和传输速率。数据链路层：定义了帧结构、消息格式和错误检测方法。

原创 PSI5接口

本文参考标准《110601_psi5_spec_v20_base》PSI5（Peripheral Sensor Interface）通信是由奥托利夫（Autoliv）、博世（Bosch）、大陆集团（Contimental）协同协会两大飞思卡尔半导体和TRW等共同制定。PSI5是一种开放标准，基于用于外设气囊传感器的现有传感器接口，目前已在数百万个气囊系统中得到验证。传感器数据可通过双线接口同时进行同步和异步传输。PSI5通信协议的技术特性和低实施成本，使它同样适合许多其他汽车传感器应用。

原创 AK 接口

本文参考KMI25/2产品手册（High performance rotational speed sensor）AK协议是一种轮速传感器（WSS）和电子控制单元（ECU）的标准接口，单线接口，用于数据信号的传输。传感器产生的信号经过信号调制单元处理，产生速度信号和数据信号。I_CCH（High-level supply current），一般取28吗A，用于速度脉冲；I_CCM（MID-level supply current），一般取14mA，用于数据协议位；

原创 LIN接口

本文参考标准《LIN Specification Package-Revision 2.2A》。LIN是一种基于UART/SCI传输协议的总线标准，作为一种串行通信协议，其具有低成本的特点，常用于传输速度要求不高的场合中。LIN总线的工作模式为单主多从模式，工作时无需仲栽机制；LIN 协议基于UART/SCI接口标准，兼容多数微控制器，具有成本低的特点；为单总线结构，物理层建设成本极低，符合ISO9141国际标准；总线电平分为显性和隐性，其中‘0’为显性电平，“1’为隐性电平；

原创 HDMI接口

本文参考 HDMI1.4b 标准进行学习整理

原创 PyQt5

PyQt5使用说明

原创 Microsoft

Microsoft相关软件使用说明

原创 基于FPGA的多功能数字钟设计

基于FPGA的多功能数字钟设计，支持时钟、闹钟、秒表、倒计时功能

原创 RGB与YCbCr转换算法

为了研究RGB模型，我们需要从光线的底层物理组成开始分析。光也属于电磁波，有着同样的特性，电磁波光谱图。在电磁波波段中，400-700nm范围内为可见光波段，即人眼可见的光，大自然的色彩均是由可见光组成的。红、绿、蓝三色被称为三原色。饱和度均为100%的RGB能组合8种颜色，那么当RGB饱和度在0~100%（色彩深度）变化时，就能细分组合出更多的颜色。计算机处理的BMP图片为24bit的位图，即每一通道的颜色可以细分为28。

原创 基于 OV5640 摄像头的 TFT 屏显示

基于 OV5640 摄像头的 TFT 屏显示

原创 AXI4-Full 接口

AXI4-Full 是 AMBA AXI (Advanced eXtensible Interface) 协议的完整版本，它是一种高性能、可扩展的接口协议，用于嵌入式系统中的片上总线。AXI4-Full 设计用于连接多个主设备（如处理器核心）和从设备（如内存控制器和外设接口），以实现高效的数据传输和系统控制。通道（Channels）读地址通道（Read Address Channel）：用于传输读事务的地址和控制信息。读数据通道（Read Data Channel）：用于从从设备向主设备传输数据。

原创 AXI4-Lite 接口

AXI4-Lite 是 AMBA AXI4 协议的一个简化版本，专为简单的控制寄存器访问和不需要完整 AXI4 协议复杂性的场景而设计。它提供了一个轻量级的接口，适用于不需要高速数据传输或复杂内存管理单元（MMU）操作的设备和外设。简化的信号集：AXI4-Lite 只包含了 AXI4 协议中最基本的信号，以支持简单的读写操作。不支持突发传输：与完整的 AXI4 协议不同，AXI4-Lite 不支持突发（burst）传输，所有事务都是单拍（burst length 为 1）。固定数据宽度。

原创 Xilinx MIG IP核使用说明

对于 DDR3 设计，若 DDR3 时钟大于 667 MHz，则需要一个 MMCM 专门用来产生 300MHz 或 400MHz 时钟作为 IDELAY 参考时钟（具体选用 300MHz 还是 400MHz 取决于 FPGA 速度等级），其他情况使用 200MHz 时钟作为 IDELAY 参考时钟。当 app_wdf_wren 和 app_wdf_rdy 同时有效，写数据被写入数据写 FIFO。4:1 模式下用户接口数据位宽为 64bit，写入 64bit 数据（0000_0806_0000_0805）

原创 AMBA总线介绍

了解AMBA 总线架构和协议概述AMBA 发展历程协议介绍PS 与 PLAXI 简介AXI 协议AXI3 与 AXI4 的区别Write interleaving（写交织）AXI-LiteAXI4 Master连接到AXI3 SlaveAXI3 Master连接到AXI4 Slave参考资料高级微控制器总线体系结构（英语：Advanced Microcontroller Bus Architecture, AMBA）是用于连接和管理片上系统（SoC）设计中功能块的开放标准片上互连规范。

原创 APB接口协议

APB（Advanced Peripheral Bus）是AMBA总线的一部分，从1998年第一版至今共有3个版本。AMBA2 APB：定义最基本的信号 interface, 读写 transfer, APB bridge, APB slave.AMBA3 APB：增加定义信号 PREADY, PSLVERR 来支持 wait state 和 Error reporting 的功能。

原创 基于串口的QuickBoot远程升级

支持 QuickBoot 固化文件打包，升级文件打包以及串口升级

原创 AXI4-Stream

这是一种连续流接口，不需要地址线（很像 FIFO ，一直读或一直写就行）。对于这类 IP ，ARM 不能通过上面的内存映射方式控制（ FIFO 根本没有地址的概念），必须有一个转换装置，例如 AXI DMA 模块来实现内存映射到流式接口的转换。AXI Stream 适用的场合有很多：视频流处理；通信协议转换；数字信号处理；无线通信等。其本质都是针对数据流构建的数据通路，从信源（例如 ARM 内存、 DMA 、无线接收前端等）到信宿（例如 HDMI 显示器、高速 AD 音频输出，等）构建起连续的数据流。

原创 SD卡协议

SD卡的协议是一种简单的命令/响应的协议。全部命令由主机发起，SD卡接收到命令后并返回响应数据。根据命令的不同，返回的数据内容和长度也不同。SD卡命令是一个 6 字节组成的命令包，其中第一个字节为命令号， 命令号高位 bit7-6 为固定的 “01“，其它 6bit 为具体的命令号。第 2-5 字节为命令参数。第 6 个字节为 7bit 的 CRC 校验加 1bit 的结束位。如果在 SPI 模式的时候，CRC 校验位为可选。

原创 对FPGA加载过程中不同寄存器初始化方式现象的分析

对FPGA加载过程中不同寄存器初始化方式现象的分析

原创 ROM、RAM、FLASH 的区别

ROM、RAM、FLASH 的区别

转载 高速信号的眼图、加重、均衡

高速信号的眼图、加重、均衡

原创 IBERT 眼图机制

左图是我们常用示波器看到的眼图效果，右图是使用 IBERT 的眼图。IBERT 眼图会比示波器眼图更小，是由于受到非常低概率抖动和噪声的影响，眼图有些许闭合。UI 换算与 GT 的速率有关，以12.5 Gb/s 为例，1 UI = 1000/12.5 ps = 80 ps。但是选择精度更高意味着采样点数更多，例如 1e-5 精度每个 offset 需要采集 1e5 样本，这里的 offset 由设置中的 increment 决定。，当眼图中的蓝色区域大于图中临界值，说明信号完整性是满足要求的。

原创 DDR3 SDRAM 与 DDR2 SDRAM 区别

本文通过对比两款镁光 DDR3 SDRAM 和 DDR2 SDRAM 芯片（型号分别为：MT41J128M16HA、MT47H128M16RT）手册来对比 DDR3 SDRAM 与 DDR2 SDRAM 的区别。