Modelsim
文章平均质量分 90
Stynis
这个作者很懒,什么都没留下…
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使用Verilog实现RAM的构造并读写数据
目的        1模拟实现一个宽度为32,深度为256的内存空间,先向内存空间写一批数据,再读出这批数据,并比较数据是否正确; &amp原创 2018-06-03 13:33:21 · 57804 阅读 · 17 评论 -
Verilog使用有限状态机实现对特定序列的识别
目的使用mealy状态机完成对一输入序列的检测,当输入序列中有1011的特征时,输出一个时钟周期的高电平。举例如下: 如果输入的序列为: 0001_0110_1011_0111_0010_1010_1101_0000_1011_1101_1000_0010_1101_1011_0011...则输出的序列为:0000_0010_0001_0010_0000_0000_0...原创 2018-06-25 15:19:56 · 5081 阅读 · 1 评论