“逛丢一只鞋”的博客

文章目录实验任务例化模块CLKAXI-Stream-Data FIFODDS实验任务DAC FIFO实验基于“DDS IP 数字波形合成DAC ” “ ADDA测试” 实验方案用MMCM 把 合成出100MHz的时钟，让DDS工作在100MHz时钟让DAC和DAC的接口电路工作在50MHz，此时DAC的采样率为50MHz在DDS和DAC接口电路之间，放置一个带独立时钟的AXI-Stream-Data FIFO，FIFO两端的时钟分别为DDS的工作时钟100MHz和DAC的工作时钟50MHz生成

前言首先要对ADDA的相关实验进行学习和分析，考虑到黑金和正点原子的两套阵营，结合二者的优点，特意整理了这么一篇从零开始的ADDA实验文章硬件平台基于ALINX 7020 && AN108，也是ZYNQ入门的组合套餐【ZYNQ】从入门到秃头09 DDS IP 数字波形合成（基于ALINX 7020 && AN108）上述文章在ALINX的板子上实现了正点原子教程中的代码，主要就是IO约束的改动，完成了一些基本的功能，对于一些实践中常用的功能和属性，在本文的番外中进行详

文章目录简介DDS Direct Digital Synthesizer）即直接数字式频率合成器，是一种新型的频率合成技术。 与传统的频率合成器相比， DDS具有相对带宽大，频率转换时间短，稳定性好，分辨率高，可灵活产生多种信号等优点。较容易实现频率、相位及幅度的数控调制因此，在现代电子系统及设备的频率源设计中，尤其在通信领域，直接数字频率合成器的应用越来越广泛。作为设计人员，我们习惯称它为信号发生器，一般用它产生正弦、锯齿、方波等不同波形或不同频率的信号波形，在电子设计和测试中得到广泛应用。简介D

文章目录实验原理硬件设计添加FIFO IP核FIFO的端口定义与时序添加PLL IP核添加ILA IP核FIFO测试程序编写Verilogtestbeach结果分析代码分析仿真分析板上验证FIFO是 FPGA 应用当中非常重要的模块，广泛用于数据的缓存，跨时钟域数据处理等。学好 FIFO 是 FPGA 的关键，灵活运用好 FIFO 是一个 FPGA 工程师必备的技能。本章主要介绍利用XILINX 提供的 FIFO IP 进行读写测试。实验原理FIFO: First in, First out代表先进的

文章目录FPGA 片内RAM读写测试实验实验原理创建Vivado工程RAM的端口定义和时序测试程序编写VerilogIO约束Testbeachsimulation仿真板上验证添加ILA IP核生成bitstreamFPGA 片内 ROM 读写测试实验创建ROM初始化文件添加ROM IP核ROM测试程序编写绑定引脚testbeach仿真FPGA 片内RAM读写测试实验实验原理Xilinx在 VIVADO 里为我们已经提供了 RAM 的 IP 核 , 我们 只需 通过 IP 核例化一个 R A M 根据

文章目录实验原理创建Vivado工程仿真板上验证生成其他PLL信号很多初学者看到板上只有一个50Mhz 时钟输入的时候都产生疑惑，时钟怎么才 50Mhz ？如果要工作在 100Mhz 、 150Mhz 怎么办？其实在很多 FPGA 芯片内部都集成了 PLL ，其他厂商可能不叫 PLL ，但是也有类似的功能模块，通过 PLL 可以倍频分频，产生其他很多时钟。本实验通过调用 PLL IP core 来学习 PLL 的使用、 vivado 的 IP core 使用方法。实验原理PLL(phase lock

文章目录硬件设计程序设计创建Verilog HDL文件编写Verilog添加管脚约束添加时序约束生成BIT文件Vivado仿真下载LED灯闪烁作为一个经典 的入门实验， 其 地位堪比 编程界的“ Hello World！！”。对于ZYNQ依然不例外LED，又 名 发光 二极管 。 LED灯工作电流很小（有的仅零点几毫安即可发光） 抗冲击和抗震性能好，可靠性高，寿命长 。由于 这些优点， LED灯 被 广泛用 在 仪器 仪表中作指示灯 、 液晶屏背光源 等 诸多领域 。发光二极管与普通二极管一样具有单向

文章目录引言Verilog 和 VHDL 区别Verilog和 C的区别Verilog基础知识Verilog的标识符Verilog的数字进制格式Verilog的数据类型1) 寄存器类型2) 线网类型3) 参数类型Verilog的运算符1) 算术运算符2) 关系 运算符3) 逻辑 运算符4) 条件 运算符5) 位 运算符6) 移位 运算符7) 拼接 运算符8) 运算符 的优先级关键字程序框架Verilog高级知识点阻塞赋值（ Blocking）非阻塞赋值（ Non-Blocking）阻塞和非阻塞应用场景ass

文章目录硬件调试简介ILAVIOHDL实例化调试探针流程Hardware Manager中观察调试信号网表插入调试探针流程添加“Make Debug”属性Run Synthesis“ Netlist”子窗口、 Schematic”子窗口以及 Debug”子窗口（1）在综合后的网表中手动为信号添加 mark_debug属性（2 ）HDL代码中已经具有 mark_debug属性的信号“Setup Debug”向导XDC约束文件在 Vivado中进行功能仿真硬件调试简介在整个FPGA设计中，硬件调试与验证会花

文章目录Vivado简介安装Vivado重新安装驱动开发板硬件介绍ZYNQ启动配置时钟配置PS系统时钟源PL系统时钟源PS端的外设USB转串口SD卡槽用户LED用户按键PL端的外设EEPROM 24LC04扩展口J10扩展口J11用户LED用户按键Vivado开发流程手把手教你使用Vivado软件——LED创建工程Add SourceRTL ANALYSISVivado简介Vivado设计套件，是赛灵思（Xilinx）公司最新的为其产品定制的集成开发环境，支持Block Design、Verilog、V

文章目录从嵌入式Linux到ZYNQZYNQ简介PL简介常用的可编程逻辑器件：PL结构PS简介从嵌入式Linux到ZYNQ之前的学习领域一直是ARM，从STM32到NXP iMX6， 从裸机开发到Linux操作系统开发。机缘巧合之下，要开始接触使用xilinx的ZYNQ，对这款新的平台进行学习因为ZYNQ本质上是ARM+FPGA，手上的这款是一个入门级别的AX7020，ARM是Cotex-A9架构，和之前使用的imx6是相同的架构，加上对于FPGA的学习有过一段Altera平台的Verilog学习和