FPGA
文章平均质量分 51
lsssean
技术改变世界。
展开
-
xge_mac学习(4)--TX_DeQ
FPGA 网络协议 TXDeQueue原创 2022-11-18 23:02:59 · 499 阅读 · 0 评论 -
xge_mac学习(3)- fault_sm模块
fault状态机 MAC协议 FPGA原创 2022-11-15 02:15:00 · 430 阅读 · 0 评论 -
xge_mac学习(2) -- 模块结构
xge_mac的主要结构分析。原创 2022-11-11 21:45:00 · 524 阅读 · 0 评论 -
xge_mac学习(1)环境搭建-代码修改
xge_mac学习原创 2022-11-09 22:25:29 · 176 阅读 · 0 评论 -
AXI协议学习笔记
AXI协议总结全局信号:ACLK, ARESETN. 其中ARESETN必须同步释放。基本握手信号:VALID/READY。 发送方(source)将VALID置位表示数据有效,接收方(dest)将READY置位表示数据可以被接收。当VALID/READY都为高时,数据有效。图A3-2~图A3-4显示了几种常见的时序。但是并不推荐默认将READY置0,因为会浪费一个CLK。(判断VALID并拉高READY耗费一个CLK,source判断READY为高又要一个CLK, 这种情.原创 2021-05-27 17:30:13 · 1746 阅读 · 0 评论