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用modulsim调用ise的时候一直报错，shen

modelsim输入信号 2012-06-02 22:18:09分类： 嵌入式一，DO文件的应用和工作方式    执行File/New/Souce/Do命令，进入Do文件编辑方式，在编辑窗口输入仿真批处理文件的代码，以.do为扩展名保存文件，调用方式：do filename parameters，完成对设计的仿真用do文件进行仿真真得很方便，

开始在网上一直看到说使用keep语句能够保持信号线不被综合掉，能够调用到chipscope中观察，反正我试了几次是不行，于是就自己看了官网的约束文件，发现，是使用mark——debug语句，然后自己试过了，可用。把图片贴上来和大家共享。

对卡尔曼滤波算法的一丝淡淡理解 (2014-01-15 22:06:54)转载▼ 分类： 专业积累最近看卡尔曼滤波，网上广为流传着几篇的科普文章，但是都夹杂着一堆复杂的公式，看的我如坠云雾里。我希望能看到一篇没有复杂数学公式的文章，却一直没找到。于是我想写一篇，讲讲自己对卡尔曼滤波的浅显理解。我觉得卡尔

约束时序的目的是为了解决fpga在高速运行的模式下出现的不稳定；约束也包括三类：1、 周期约束2、 引脚位置约束3、特殊约束此篇文章中介绍一种，即offset 约束中的如何做分组约束。分组约束的目的是为了把需要约束的路劲分开，比如，外接的ad模块需要做offset in befor约束，外接的高速网口模块需要在另一个时钟模块下做约束。所以最好将他们分开做约束。方法：

FPGA简介        作者：havi.houston      联系方式：havihouston@outlook.com 首先说说什么是FPGA，很多前辈都喜欢这么比喻，FPGA就像是一堆积木，你可以用它去搭建你想要的一些模块。对于电子工程师而言，可能手边少了某一种芯片，又没有办法即时购买，干脆就用FPGA自己搭建一个功能模块。对已芯片工程师而言，我可以将自己的想法先用FPG

在学习sysgen的时候发现还有一个好用的工具就是hdl coder。他能够将matlab或是sumulink或是state flow'转换成verilog代码或是vhdl；下面是是使用步骤，做个总结。首先建立好模型，我用的是filter一个滤波器，选择用器件实现，应为这样好实现优化。之后领用fixed point tool 来实现浮点到顶点的转换。如下图完成后为了保存数据

解决sysgen在仿真时出现的memory is exhaust

对于sysgen中，各种时钟问题是个hendademafan

FPGA IO驱动能力设置对设计的影响2009年6月5日   评论 发表评论       最近调试一个FPGA设计，其实也是老的设计，以前已经调试通了，这次只是有一些小的更新。       但是在调试的过程中发现虽然大的功能上没有什么问题了，但是设计的可靠性大打折扣，经常在负荷比较大的时候就down掉了。苦苦调试未果，因为实在是发现不了有什么问题了。本文来源于www