20211019-Verilog学习-Modules Hierarchy
模块嵌套的两种写法1.根据位置mod_a instance1(a,b,out);2.根据名称mod_a instance2(. in1(a),. in2(b),. out(out));P.S:1.在instance1中调用的时候,若按位置进行连线,应当按照模块起初声明的情况进行排序2.mod_a是内置模块的名称,调用时前置不需要如assign的操作符always @(敏感信号)和case该语句一般用于描述目标(硬件电路)的行为。即,当敏感信号产生时,设计目标应该有的动作,这些动作写在a
原创
2021-10-27 21:18:34 ·
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