20211019-Verilog学习-Modules Hierarchy

模块嵌套的两种写法

1.根据位置

mod_a instance1(a,b,out);

2.根据名称

mod_a instance2(. in1(a),. in2(b),. out(out));
P.S：
1.在instance1中调用的时候，若按位置进行连线，应当按照模块起初声明的情况进行排序
2.mod_a是内置模块的名称，调用时前置不需要如assign的操作符

always @（敏感信号）和case

该语句一般用于描述目标（硬件电路）的行为。即，当敏感信号产生时，设计目标应该有的动作，这些动作写在always后面的语句块中。

    always @(*)
    case(sel)
        2'b00:q=d;
        2'b01:q=a;
        2'b10:q=b;
        2'b11:q=c;
    endcase

注意case之后分层的写法

case条件语句的另一种写法

assign a = sel?x:y;