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RSS订阅原创 PLL锁相环相关基础知识
由于近期找工作，所以把射频的一些基础知识复习了一遍。趁着自己还有点时间和精力，把锁相环的一些知识记录一下，基础功不扎实，有误之处还请大佬拍错。 1. PLL的工作原理锁相环一般由PD(鉴相器）,LPF（环路滤波器），VCO组成。有的同学可能要问了：“既然VCO在给定电压之后已经能输出频率了，为什么不直接拿来用呢？”实际上可以这么用，现在有的晶振会针对某个固定的频点把频率优化的非...
2018-07-25 14:04:14
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原创 FPGA设计中时钟约束的重要性
不知各位刚刚开始接触FPGA的童鞋有没发现，自己的工程综合，编译贼长时间了。“废话，FPGA设计本来就很耗时间啊”话是这么说，但如果编译理论上一两个小时就应该能结束，实际上却花了十几个小时，而且在生成比特文件的时候直接挂了。经常在完成implementaion 后，显示timing failed。这种情况很大可能就是时钟没有做好约束。有的童鞋可能就要问了，时钟约束到底是啥，有啥用，vivado不是...
2018-06-04 17:09:05
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原创 Linux环境下使用Xilinx Vivado开发套件
由于Vivado主要还是面向基带硬件系统的，现在硬件行业不景气，多少做数字基带的同学想转互联网当码农呢。这个时候就开个Linux玩玩，但是平时Vivado都是在巨硬爸爸环境下搭建，Linux下还能玩得动Vivado吗？事实上，Vivado完全支持Linux环境。1.下载vivado安装文件，解压。2. 打开终端cd 到解压文件里面，运行sudo ./xsetup （注意，没有.exe后缀那个）由...
2018-06-04 16:39:36
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原创 SCUI的使用问题
Xilinx推出的ZCU102评估板配套了一个SCUI软件，可以以GUI的形式配置板子上的时钟，VADJ电压等。按照ug1182 105页的说法，过程如下：1. Ensure that the Silicon Labs VCP USB-UART drivers are installed.2. Download the SCUI Host PC application.3. Conne
2018-04-11 11:14:48
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原创 Xilinx中使用JESD204 IP core的证书
JESD204B协议是目前高速AD,DA通用的协议。对于基带使用FPGA用户来说，Xilinx品牌的FPGA使用更为常见。Xilinx提供了JESD204的IP core，设计起来比较方便。一般来说，物理层的JESD204 PHY IP core是免费的，但是上层的JESD204 IP core是收费的。如果没有专门的证书的话，默认的证书只能用于仿真，无法生成比特文件。官方文档中介绍了三种证书。第...
2018-02-27 19:53:24
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空空如也
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