Intel Sapphire Rapids-SP Xeon CPU 具有 4 个 8-Hi HBM2E 堆栈，14 个 EMIB 互连，全 XCC 芯片尺寸约为 400mm2

英特尔刚刚披露了与 Sapphire Rapids-SP 至强 CPU 有关的第一条确切消息，即该处理器将通过多芯片设计，以结合主核心芯片 + HBM2E 缓存堆栈。
具体说来是，Sapphire Rapids-SP 至强 CPU 将具有 4个 8-Hi HBM2E 堆栈、14条 EMIB 互连、且全 XCC 芯片的尺寸约为 400 m㎡ 。

此前，WCCFTech 已经详细介绍过英特尔的 Sapphire Rapids-SP Xeon CPU，但在 HotChip33 年度会议期间，这家芯片巨头还揭示了更多花絮。

据英特尔所述，Sapphire Rapids-SP 将提供基于两种封装的衍生版本。标准版将采用由 4个 XCC 芯片所组成的小芯片设计，尺寸约为 400 m㎡ 。

在 单个 XCC 之外，顶级 Sapphire Rapids-SP 至强 CPU 还将集成 4个芯片，并且会借助 EMIB 互连技术打通彼此 —— EMIB 间距约 55u，核心间距为 100u 。

标准款 Sapphire Rapids-SP 至强芯片具有 10 条 EMIB 互连，完整封装尺寸为 4446 m㎡ 。此外 HBM 衍生版本用到了 14 条 EMIB 互连，以打通内核与 HBM2E 高带宽内存。

四路 HBM2E 内存将采用 8-Hi 堆栈打造，每个堆栈至少拥有 16GB 的 HBM2E 内存，使得 Sapphire Rapids-SP 总计可获得 64GB 内存。

然而 5700 m㎡ 的惊人封装，还是较标准版本大了 28% 左右。即使与近期泄露的 AMD 霄龙 Genoa 相比（12 CCD 封装 / 5428 m㎡），HBM2E 衍生版本的 Sapphire Rapids-SP 还是大了 5%（标准封装小 22%）。

英特尔还表示，与标准封装设计相比，EMIB 互联总线还可提供2倍的带宽密度、以及 4倍的能效效率改进。

此外，这家芯片巨头详细介绍了其基于 Xe-HPC 架构的 Ponte Vecchio 旗舰 GPU 的封装和芯片尺寸。可知该芯片将由 2 个瓦片组成，且每堆栈有 16 个芯片（41 m㎡）。

每个计算块（Compute Tile）的大小为 650 m㎡，且 Ponte Vecchio GPU 使用了 8 个 HBM 8-Hi 堆栈、并包含总共 11 条 EMIB 互连，整个 Ponte Vecchio 封装的尺寸为 4843.75 m㎡ 。

最后是使用高密度 3D Forveros 封装的 Meteor Lake CPU，可知其凸点（Bump Pitch）间距为 36u 。

随着 Forveros Omni 和 Forveros Direct 进入晶体管开发的“埃时代”（Angstrom Era），英特尔将拥有诸多面向下一代解决方案的高级封装设计 IP 。

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英特尔已经披露了有关其 Sapphire Rapids-SP Xeon CPU 的第一条信息，该 CPU 将在多芯片设计中将 HBM​​2E 内存堆栈与主核心芯片一起使用。

Intel Sapphire Rapids-SP Xeon CPU 在小芯片设计中包含 4 个具有 8-Hi 堆栈的 HBM2E 芯片，并使用 EMIB 与主内核芯片融合在一起
我们之前已经详细介绍了英特尔的 Sapphire Rapids-SP Xeon CPU，但根据HotChips 33期间发布的新信息，蓝队似乎正在披露更多有关其下一代 Xeon CPU 的花絮。

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据英特尔称，Sapphire Rapids-SP 将提供两种封装变体，一种标准配置和一种 HBM 配置。标准变体将采用由四个 XCC 芯片组成的小芯片设计，芯片尺寸约为 400 平方毫米。这是单个 XCC 芯片的芯片尺寸，顶级 Sapphire Rapids-SP Xeon 芯片上总共有四个芯片。每个管芯将通过 EMIB 互连，EMIB 的间距大小为 55u，核心间距为 100u。

标准的 Sapphire Rapids-SP Xeon 芯片将具有 10 个 EMIB 互连，整个封装的尺寸为 4446mm2。转向 HBM 变体，我们获得了更多的互连，它们位于 14 个，需要将 HBM​​2E 内存互连到内核。

到四个 HBM2E 内存包将采用 8-Hi 堆栈，因此英特尔计划每个堆栈至少配备 16 GB 的 HBM2E 内存，在 Sapphire Rapids-SP 包中总共有 64 GB。谈到封装，HBM 变体的尺寸将达到惊人的 5700 平方毫米或比标准变体大 28%。与最近泄露的 EPYC Genoa 数据相比，Sapphire Rapids-SP 的 HBM2E 封装最终将大 5%，而标准封装将小 22%。

Intel Sapphire Rapids-SP Xeon（标准封装）- 4446mm2
Intel Sapphire Rapids-SP Xeon（HBM2E 封装）- 5700mm2
AMD EPYC Genoa (12 CCD 封装) - 5428mm2

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英特尔还表示，与标准封装设计相比，EMIB 链路提供两倍的带宽密度改进和 4 倍的电源效率。

英特尔还详细介绍了其基于 Xe-HPC 架构的旗舰 Ponte Vecchio GPU的封装和芯片尺寸。该芯片将由 2 个瓦片组成，每叠有 16 个活动芯片。最大活动顶部芯片尺寸将为 41 平方毫米，而基础芯片尺寸（也称为“计算块”）为 650 平方毫米。Ponte Vecchio GPU 使用 8 个 HBM 8-Hi 堆栈并包含总共 11 个 EMIB 互连。整个英特尔 Ponte Vecchio 封装的尺寸为 4843.75mm2。还提到使用高密度 3D Forveros 封装的Meteor Lake CPU的凸点间距将为 36u。

展望未来，随着 Forveros Omni 和 Forveros Direct 进入晶体管开发的埃时代，英特尔拥有多种用于高级封装设计的下一代解决方案。

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