初步了解JTAG

1     JTAG的作用(greyson)

1.1  JTAG的定义

JTAG(JointTest Action Grou,联合测试行动小组)是一种国际标准测试协议IEEE1149.1兼容),主要用于芯片内部测试,以及对系统进行仿真、调试。

1.2  JTAG解决的问题

随着微电子技术、微封装技术和印刷板制造技术的不断发展,印制电路板变的越来越小,密度越来越大,复杂程度越来越高。面对这样的发展趋势,如果仍然沿用传统的 外探针测试法和针床夹具测试法来全面彻底的测试焊接在其上的器件,恐怕是难以实现的。即使真能实现,也会把电路简化所节约的成本费用用在抵消改进传统方法所 负出的代价上。为了对集成电路进行测试,人们提出了JTAG测试标准,通过测试端口(TAP)和边界扫描结构(BST)对芯片进行测试。在JTAG出现之后,人们在JTAG 的基础上扩展出大量其他应用,例如利用JTAG标准往芯片内写入数据、控制外围器件等。

1.3     JTAG的功能

1.3.1    测试芯片的电气特性

1.3.2    ISP在线编程

1.3.3    调试程序


2     关于TAP和BST的资料

JTAG/边界扫描 —— 它可以为你做些什么?(http://www.elexcon.com/news/41790.html)

这一片文章讲述的很清楚,可以参考。

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JTAG (Joint Test Action Group) 是一种用于测试和编程电子设备的标准接口。在 Verilog 中,可以使用 JTAG 接口来进行芯片级别的测试和调试。以下是一个简单的 JTAG 模块的 Verilog 代码示例: ``` module jtag ( input jtag_clk, input jtag_rst_n, input jtag_tms, input jtag_tdi, output jtag_tdo ); // JTAG state machine reg [2:0] jtag_state; always @(posedge jtag_clk or negedge jtag_rst_n) begin if (~jtag_rst_n) begin jtag_state <= 3'b000; // Test-Logic-Reset state end else begin case (jtag_state) 3'b000: begin // Test-Logic-Reset state jtag_state <= jtag_tms ? 3'b001 : 3'b000; end 3'b001: begin // Run-Test-Idle state jtag_state <= jtag_tms ? 3'b010 : 3'b001; end 3'b010: begin // Select-DR-Scan state jtag_state <= jtag_tms ? 3'b011 : 3'b010; end 3'b011: begin // Capture-DR state jtag_state <= jtag_tms ? 3'b100 : 3'b011; end 3'b100: begin // Shift-DR state jtag_state <= jtag_tms ? 3'b101 : 3'b100; end 3'b101: begin // Exit1-DR state jtag_state <= jtag_tms ? 3'b110 : 3'b101; end 3'b110: begin // Pause-DR state jtag_state <= jtag_tms ? 3'b111 : 3'b110; end 3'b111: begin // Exit2-DR state jtag_state <= jtag_tms ? 3'b001 : 3'b111; end endcase end end // JTAG shift register reg [7:0] jtag_shift; always @(posedge jtag_clk or negedge jtag_rst_n) begin if (~jtag_rst_n) begin jtag_shift <= 8'h00; end else begin case (jtag_state) 3'b100: begin // Shift-DR state jtag_shift <= {jtag_shift[6:0], jtag_tdi}; end 3'b101: begin // Exit1-DR state jtag_shift <= {jtag_shift[6:0], jtag_tdi}; end 3'b111: begin // Exit2-DR state jtag_shift <= {jtag_shift[6:0], jtag_tdi}; end endcase end end // JTAG output assign jtag_tdo = jtag_shift[7]; endmodule ``` 该模块包含 JTAG 时钟(`jtag_clk`)、复位信号(`jtag_rst_n`)、状态机输入信号(`jtag_tms`)、数据输入信号(`jtag_tdi`)和数据输出信号(`jtag_tdo`)。JTAG 状态机根据输入信号 `jtag_tms` 的值进行状态转移,并将数据输入 `jtag_tdi` 传输到一个 8 位移位寄存器中。最后,数据输出 `jtag_tdo` 从移位寄存器的 MSB 输出。

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