vivado学习实验4笔记

1、实验描述：产生一个The wave generator波形发生器

2、设计描述：

2.1、The wave generator can be instructed to send the appropriate number of samples 波形发生器听取指示发送合适数量的波形，The contents of the RAM, as well as the three variables, can be changed via commands sent over the RS-232 link, as can the mode of the wave generator. The wave generator will generate responses for all commands。RAM的内容，三个变量的值，以及波形产生的模式都能通过RS-232用命令来改变，波形发生器能够对所有的命令产生应答。三个变量是

• nsamp: The number of samples to use for the outputwaveform. Must be between 1 and 1024. 波形数量
       • prescale: The prescaler for the sample clock. Must be 32 or greater. 预分帧（一帧一帧发送？）
       • speed: The speed (or rate) for the output samples in units of the prescaled clock.发送速度

2.2、There are three clock domains within this design: clk_rx, clk_tx, and clk_samp. The clock generator module instantiates all the clocking resources required for generating these three clocks. All three clocks are derived from a single clock input, coming in on clk_pin. The frequency of the clock input depends on the oscillator available on the target board; for the ZedBoard it is 100MHz.这个实验有三个时钟是clk_rx,clk_tx,clk_samp,时钟发生器需要三个时钟提供，而这三个时钟又来自一个简单的时钟输入clk_pin,这个时钟的频率依赖于zedboard的100MHZ的频率。

3、设计流程如图

step1：生成一个工程，step2：产生并实例化波形产生器模块，step3：实现设计，step4产生.bit文件并验证功能，step5产生并实例化一个IPI块（？）

（note：IP核：http://zhidao.baidu.com/question/54711826.html?qbl=relate_question_0&word=fpga%D6%D0IP）

4、Create a Vivado Project using IDE第一步

与之前步骤一样，不过添加文件的时候，注意添加IP核文件夹（已经存在的）

5、Generate and Instantiate Clock Generator Module第二步

5.1、Launch the clocking wizard from the IP Catalog of Vivado and generate the clock core with input frequency of 100.00 MHz and two output clocks of 100.000 MHZ each.运行时钟导向从vivado的IP目录，产生一个时钟核：输入一个100mhz的频率的时钟，输出两个100mhz的频率的时钟。

customiz IP自定义IP核：此IP核用来产生两个100mhz频率的时钟，IP核的名字是clk_core

5.2、Instantiate the generated clock core用产生的clock core核来进行实例

现在IP SOURCE下有两个IP核，char_fifo和刚才用时钟向导做的clk_core.Expand clk_core -->InstantiationTemplateand double-click on clk_core.veo  to see the instantiation template查看实例化模块

复制clk_core.veo中的一部分并粘贴到clk_gen.v中，注意将实例中的名字改掉。

6、Implement the Design实现设计

View the amount of FPGA resources consumed by the design using Report  Utilization 使用report来查看FPGA资源的使用情况 

7、Generate the Bitstream and Verify the Functionality产生bit流文件并确认功能

需要串口模块the PmodUSBUart module ，正在购买中。。。