实验一 Vivado环境熟悉与简单逻辑电路设计

1.1实验目的

掌握FPGA编程入门知识，熟悉Vivado软件开发环境，实现简单逻辑电路设计及仿真。

1.2实验内容

(1)掌握Vivado软件开发环境的使用流程。
(2)使用Verilog HDL设计3裁判打分器模块的代码并仿真，分别使用assign和always两种表达式实现。要求：2个裁判以上给了1，结果才为1。
(3)使用Verilog HDL设计4裁判打分器模块的代码并仿真，使用always一种表达式实现即可。要求：3个裁判以上给了1，结果才为1。
(4)撰写实验报告，版面排版要求参照西农的本科毕设论文要求。

1.3三裁判打分器模块设计

(1)assign 表达式设计代码

`timescale 1ns / 1ps
module Score3(A,B,C,F);
input A,B,C;
output F;
wire A,B,C;
wire F;
assign F=(B&C)|(A&B)|(A&C);                                                                              
endmodule

(2)always表达式设计代码

`timescale 1ns / 1ps
module Score3(A,B,C,F);
input A,B,C;
output reg F;
always @*
  begin
    case({A,B,C})
      3'b011,3'b110,3'b101,3'b111: F=1'b1;
    default: F=1'b0;
    endcase
  end
endmodule 

(3)testbench代码

`timescale 1ns / 1ps
module test3;
reg A,B,C;
wire F;
Score3 unit1(A,B,C,F);
initial
begin 
  A=1; B=1; C=1;
end
always #5 A=~A;
always #7 B=~B;
always #4 C=~C;
initial #100 $finish;
endmodule

(4)仿真波形
assign表达式设计3裁判打分器

always表达式设计3裁判打分器

1.4四裁判打分器模块设计

(1)设计代码

`timescale 1ns / 1ps
module Score3(A,B,C,D,F);
input A,B,C,D;
output reg F;
always @*
  begin
    case({A,B,C,D})
      4'b0111,4'b1011,4'b1101,4'b1110,4'b1111: F=1'b1;
    default: F=1'b0;
    endcase
  end
endmodule 

(2)testbench代码

`timescale 1ns / 1ps
module test3;
reg A,B,C,D;
wire F;
Score3 unit1(A,B,C,D,F);
initial
begin 
  A=1; B=1; C=1; D=1;
end
always #5 A=~A;
always #7 B=~B;
always #4 C=~C;
always #9 D=~D;
initial #200 $finish;
endmodule

(3)仿真波形