FPGA/CPLD
jianfeng_tony
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SPWM控制器的全数字设计
基于DDFS原理进行调频的SPWM信号发生器。原创 2015-02-14 21:49:24 · 694 阅读 · 0 评论 -
一个32位DDS的可综合代码
功能描述: 累加器32位 频率控制字27位,高位屏蔽,内部设置为0 输出地址宽度11位,可带2k ROMlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;--------------------------------------------------原创 2015-02-14 21:51:21 · 890 阅读 · 0 评论 -
三分频50%占空比电路的VHDL可综合代码
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;------------------------------------------entity div3 isport( clk_in : in std_logic; clk_out :原创 2015-02-14 21:52:06 · 2466 阅读 · 0 评论 -
恒精度频率计的VHDL可综合代码
采用时钟频率为2MHz,不同的时钟频率需要修改相应的参数。在此只给出本时钟下的程序,其他时钟下请自行修正。------------------------------------------------------------------------------------ Company: XJTU-- Engineer: 唐剑峰-- -- Create Date:原创 2015-02-14 21:44:04 · 866 阅读 · 1 评论 -
恒精度频率计的Verlog可综合代码
采用时钟频率为2MHz,不同的时钟频率需要修改相应的参数。在此只给出本时钟下的程序,其他时钟下请自行修正。module Cymometer(clk, reset, signal, FreqNs, FreqNx, Freq);parameter clk_freq = 2_000_000;/*clk为2MHz*/input clk;input reset;inp原创 2015-02-14 21:47:14 · 635 阅读 · 0 评论 -
Verilog中Task语句可综合设计实例
此程序在Xilinx ISE综合工具中实现了综合和布局布线后仿真,功能正确。感兴趣的可以一起讨论研究。`timescale 1ns / 1psmodule TaskLearn(clk , reset , signal);input clk , reset;output reg signal;reg [3:0]counter;reg [3:0]state;原创 2015-02-14 21:47:43 · 3665 阅读 · 0 评论 -
自己动手设计一个FPGA上可运行的简易CPU及汇编器
自己动手设计一个FPGA上可运行的CPU及汇编器前言简易CPU的基本功能和架构简介前言其实自己写一个CPU的想法早在2008年还在上大学的时候就有了,因为后来工作的原因,当然更多的是因为自己懒散的原因,一直没有投入精力去做这件事情。差不多在2015年的时候在做一个控制项目时,因为有一些实时性要求很高的控制及信号处理,又重新用到了FPGA,当时的项目是在FPGA上实现的,自己参与时项目主体基本做...原创 2019-06-03 11:35:53 · 7552 阅读 · 1 评论