- 博客(2)
- 资源 (5)
- 收藏
- 关注
原创 verilog hdl笔记
1. {}作用拼接作用;将花括号中罗列的数据依次拼接起来。比如:d_out={d_in[7],~d_in[6:0]+1'b1};即是将d_in的最高位和d_in的低7位取反加一拼接起来,拼接之后d_out为8位;...
2018-07-19 19:55:28 307
转载 Verilog中 reg和wire 用法和区别以及always和assign的区别
1、从仿真角度来说,HDL语言面对的是编译器,相当于使用软件思路,此时:wire对应于连续赋值,如assign;reg对应于过程赋值,如always,initial;2、从综合角度,HDL语言面对的是综合器,相当于从电路角度来思考,此时: wire型变量综合出来一般情况下是一根导线。 reg变量在always中有两种情况: (1)always @(a or b o...
2018-07-09 09:10:28 3530 2
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人