8通道adc,ad7606b与fpga采数模块的设计
本设计采用8通道adc7606b的硬件模式,并行输出模式。ad7606b硬件电路图部分如下adc并行模式时序图如下,截自datasheet,根据硬件电路与时序图写出verilog代码,modelsim仿真后用quartus编译综合。module design_8ad( input clk, input rst_n, output [2:0] os, output reg adc_cvt, output adc_rst, output reg rd, output.
原创
2021-06-28 15:00:23 ·
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