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pyHDL
文章平均质量分 78
HockerF
这个作者很懒,什么都没留下…
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verilog 语法及特点
由于 verilog 的数字更多考虑的是逻辑门, 所以通常以 直观的 二进制表示, 而且位数是有效必须指定的, 格式 'b 如 8’b00000001. 有时候也用 10 进制,16 进制, 格式如 8’d1, 8’ha (8’b00001010), 8 表示的是转换为 2 进制的位数. 16 进制中的加入了 ABCDEF 子母.&& ||, 条件运算符?wire 类型: 模块输入类型, 顶层模块输出, 部分内部模块输出, 实例化模块的连接, 被 assign 赋值的对象。原创 2024-04-21 12:17:20 · 927 阅读 · 2 评论 -
硬件编程语言
于是 硬件语言verilog 和VHDL 就出现了,是相对于传统原理图这可以完成上万门元件的电路设计了, 上亿门元件的布局一个团队能够完成,上百亿千亿的功能,一个精英团队可以触及,但是任然是非常困难跨过这个极限带来的门坎。于是工程师们引进了类似Java的 Chisel 语言,引入对象,多态等思路对硬件逻辑描述更加友善, 一个团队基本可以轻松胜任上百亿门的元件的功能描述。这里说明以下, 大家都很优秀,文章中的任何说明,都是大家的成果, 我只是在大家的思路上,前人的经验上, 提出一点思路,供大家探讨。原创 2023-12-18 10:08:11 · 281 阅读 · 0 评论