计算机组成原理课程设计(vhdl语言实现)
注明:在vhdl语言中,--代表注释,等价于//1. 一位全加器设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY add ISPORT(a,b,cin:IN STD_LOGIC;Co,S:OUT STD_LOGIC);END ENTITY add;ARCHITECTURE fc1 OF add isBEGINS<= a xo
原创
2015-01-06 20:23:00 ·
3555 阅读 ·
0 评论