CPU制作工艺中的14nm工艺_14nm&gate length-CSDN博客

CPU推出的Kaby Lake沿袭了上一代Skylake的14nm工艺，那么什么是14nm工艺呢？

14nm主要以栅极线宽指标为准，即图1中gate（栅极）的宽度（在3d晶体管中指的是顶面宽的长度），当然也伴随晶体管本身的缩小，电流由source源极流向drain漏极，而栅极控制着电流的开关，而开关代表的就是数字世界的基础1和0。栅极线宽缩小的好处：

1、通电距离缩短，通电时间缩短，性能提升（理论上其他条件一致时，工艺越新，能跑的频率也越高）。
2、通过距离缩短，电流小，功耗降低。
3、线宽缩小，通电需要gate的加压变小，功耗降低。一代正常的工艺跃进通常会带来同性能下40%-60%的功耗降低，但是随着线宽的逐渐缩小，工艺提升带来的负面效应逐渐显现，工艺进步需要对付的远不仅是线宽缩小问题，同样重要或者说更重要的是抵消线宽缩小带来的负面效应。
负面效应主要来自以下两个方面：
1、漏电增加：线宽缩小，使得gate的绝缘能力不断下降，14nm时gate的宽度大致只有1个氧原子的厚度，如果14nm依然用老旧的二氧化硅作为gate材料，那么在“关”时的漏电率可想而知，这也就是当年Intel的90nm被130nm吊打的主要原因，同时产生的短沟道效应也对新的gate材质提出高要求，所以在45nm时intel使用了HKMG（高-K 栅极介电质+金属栅极）材料，漏电率降低为老二氧化硅的五分之一，三星32nm使用HKMG，台积电在28nm中后期才有HKMG，著名的28nm lp给台积电赢得了台漏电的殊荣，而AMD的女朋友由于有另一个抗漏电方案——SOI，所以45nm任性接着用二氧化硅。
我们知道HKMG算起来是45nm的新技术，到14nm这代工艺的gate线宽已缩小了3代，HKMG带来的红利也开始逐渐消散，这时候Intel率先在22nm上使用了3d晶体管结构（台积电和三星的finfet其实就是3d晶体管的意思），即晶体管立了起来，将原来gate控制面由1面扩展到了3面（下图中金色的代表源/漏两极，灰色为gate栅极），这使得gate的通断控制力成倍提升，漏电显著降低，无论高低负载状况功耗都会显著降低。
2、功耗密度增大：相同的面积下塞入了更多的晶体管，这也导致功耗密度增加，直接结果就是发热更集中，对导热要求更高，当发热超出散热能力时，热量就会迅速堆积，导致虽然产品本身功耗不高，但温度却很快上升，而温度上升又带来了新问题，半导体温度较高时，电阻率变低，直接后果就是gate的控制力显著下降，漏电极具增加，功耗进一步增加，形成恶性循环。

工艺的其他影响因素：1、工艺本身存在良品率问题，有冷体质和热体质之分（杂质含量）。2、其他技术指标一样，MASK（掩膜）的材料和设计的不同会带来差异，14/16nm需要近60层Mask。3、其他工艺技术带来的各种红利，比如SOI技术、info封装工艺，这里就不展开了。