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FPGA
文章平均质量分 74
乌拉大喵喵
这个作者很懒,什么都没留下…
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【乌拉喵.教程】IIC总线介绍及FPGA编程
IIC总线介绍及FPGA编程OC、OD是啥? EEPROM、FLASH的区别 IIC总线规范 FPGA的IIC程序①什么是OC、ODOC门,又称集电极开路门,Open Collector,还有OD门(Open Drain,漏极开路门,对场效应管而言)。AT24C02手册:接线方法:上拉电阻的阻值决定了逻辑电平转换的沿的速度。阻值越大,速度越低功耗越小。反之亦然。OC OD介绍 - fuluoerde - 博客园..原创 2021-12-27 17:57:00 · 1858 阅读 · 2 评论 -
【乌拉喵.教程】LocalBus总线介绍及FPGA总线编程
1.SRAM及工作原理介绍 2.DSP6713的LocalBus 3.FPGA对EMIF的时序译码 4.DSP6713的操作外设1 5.DSP6713的操作外设2 6.FPGA在LocalBus总线上扩片选应用 7.实现对FPGA内部逻辑块的控制1.SRAM及工作原理介绍sram是英文static ram的缩写,它是一种具有静止存取功能的内存,不需要刷新电路即能保存它内部存储的数据。对于处理器。它通过地址总线发出一个具有22位二进制数字的地址编码--当中11位是行地...原创 2021-11-29 13:01:47 · 9352 阅读 · 0 评论 -
【乌拉喵.教程】altera门阵quartus下nCEO的配置
使用了管脚P101,在编译时报错“Error: Can't place multiple pins assigned to pin location Pin_101 (IOPAD_X34_Y18_N21) Info: Pin num[5] is assigned to pin location Pin_101 (IOPAD_X34_Y18_N21) Info: Pin ~ALTERA_nCEO~ is assigned to pin location Pin_101 (I...原创 2021-10-27 11:41:32 · 582 阅读 · 0 评论 -
【乌拉喵.教程】TestBench仿真给输出脚赋值引起的问题
今天是要把50M的时钟分频,分成1M,1K和1Hz,大概的程序是这样的: 其实说白了就是个计数器,在testbench中也很简单,只要为clkin生成时钟就行了,为了开始状态一致,我同时给clkout_1M,clkout_1K,clkout_1Hz赋了初值,最后的testbench的样子是这样的…… 对于仿真来说,1M最直观,容易看,通过仿真我们观察到波形是这样的:我们会发现有这么一段波形输出的是“x”,也就是不定态,这就...原创 2021-10-27 11:38:36 · 396 阅读 · 2 评论 -
【乌拉喵.教程】进一步学习编写TestBench(VHDL语言),quartus与modelsim时序仿真
今天为数字钟写display显示代码,还是要用到testbench和modelsim,上次的方法感觉好乱好乱的,今天在前面学习的基础上又查找资料,学到了新的方法,有了新的体会,在这里记录下来。有部分图片啥的是从前面的文档里复制的,更新的主要是今天学习的操作方法。注意,从今天开始,testbench使用VHDL语句了!假设现在已经写好了一个电路vhdl,编译也没问题了,什么都没问题了,就差仿真了。设置testbench语言这里使用VHDL语言,确认。生成testbench..原创 2021-10-27 11:25:50 · 5795 阅读 · 1 评论 -
【乌拉喵.教程】编写TestBench,quartus与modelsim时序仿真
假设现在已经写好了一个电路vhdl,编译也没问题了,什么都没问题了,就差仿真了。设置testbench语言这里使用Verilog语言,因为从网上看的,说VHDL的testbench比较难,所以这里就用Verilog吧,确认。生成testbench点击之后,quartus会自动生成以.vt为扩展名的testbench文件。添加testbench文件到工程中找到button.vt添加工程中,现在testbench就是这个.vt文件了。编译工程 调用modelsim仿真原创 2021-10-26 23:09:41 · 7903 阅读 · 0 评论