【乌拉喵.教程】TestBench仿真给输出脚赋值引起的问题

今天是要把50M的时钟分频，分成1M，1K和1Hz，大概的程序是这样的：

其实说白了就是个计数器，在testbench中也很简单，只要为clkin生成时钟就行了，为了开始状态一致，我同时给clkout_1M，clkout_1K，clkout_1Hz赋了初值，最后的testbench的样子是这样的……

对于仿真来说，1M最直观，容易看，通过仿真我们观察到波形是这样的：

我们会发现有这么一段波形输出的是“x”，也就是不定态，这就有问题了，因为我们在程序中明明指定的输出就是1，为什么成了不定态呢？

反复查找原因，原来是因为我在testbench中为输出clkout_1M，clkout_1K，clkout_1Hz赋了初值，这是不允许的，也就是说，在仿真中，不允许为输出赋初值，在testbench中只能为输入赋初值，至于输出会输出什么，是modelsim根据你的vhdl程序运行输出出来的，如果想要在开始的时候规范输出引脚的输出状态，我们要在自己的vhdl程序中界定输出的状态。

所以将testbench改为这样：

再仿真就就好了：