Verilog
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破落之实
Into the Night.
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$sigend是否可综合?
$signed是否可综合?原创 2022-06-23 19:26:25 · 1217 阅读 · 0 评论 -
unpacked value/target cannot be used in assignment
错误代码:reg [31:0] mem [MEM_WIDTH - 1 : 0]......mem[7:0] <= Wdata[7:0];报错截图:part-select of memory mem is not allowedunpacked value/target cannot be used in assignment错误原因:对memory型变量某几个位进行赋值,需要指定memory类型变量的地址再对位赋值。简单说,就是二维数组拿去当一维数组导致报错。修正代码re原创 2020-05-09 16:14:16 · 2939 阅读 · 9 评论 -
vivado生成bit流错误:Combinatorial Loop Alert
问题生成bit流时出现组合逻辑Loop Alert,而仿真时没有报错。原因这是因为组合逻辑代码中的输出拿去当输入了,从而产生了竞争。有问题代码如下:这里的两个b_comp产生了竞争,所以导致无法生成bit流。解决方法去掉后面的b_comp,不要让其产生竞争,试着用别的角度来构思代码。...原创 2020-04-20 11:34:21 · 7367 阅读 · 0 评论