vivado生成bit流错误：Combinatorial Loop Alert

问题

生成bit流时出现组合逻辑Loop Alert，而仿真时没有报错。

原因

这是因为组合逻辑代码中的输出拿去当输入了，从而产生了竞争。
有问题代码如下：

这里的两个b_comp产生了竞争，所以导致无法生成bit流。

解决方法

去掉后面的b_comp，不要让其产生竞争，试着用别的角度来构思代码。