FPGA矩阵键盘（三段式）

矩阵键盘的原理我就不多说了，网上有很多，我就不做详细介绍了（扫描法）。

module Array_KeyBoard#
(
parameter  CLK_DIV_200HZ=60000 //定义计数器的计数范围 12M*5ms=60000   每次转换时间为5ms 周期为20ms
)
(
input clk,rst,
input  [3:0]col,  //矩阵按键行接口
output reg [3:0]row,  //矩阵键盘列接口
output reg [15:0]key_out
);
parameter STAT0=4'b0001;  //定义状态  独热码
parameter STAT1=4'b0010;
parameter STAT2=4'b0100;
parameter STAT3=4'b1000;


reg [3:0]curr_state,next_state;  //定义状态
reg [15:0]cnt; //定义计数器
reg clk_200hz;
always @(posedge clk or negedge rst)  //5ms周期信号
begin
if(!rst)begin
cnt<=16'b0;
clk_200hz<=1'b0;
end
else if(cnt>=(CLK_DIV_200HZ-1))begin
cnt<=0;
clk_200hz<=~clk_200hz;  //取中间值
end
else begin
cnt<=cnt+1;
clk_200hz<=clk_200hz;
end
end
//三段式状态机
always @(posedge clk_200hz or negedge rst)
begin
if(!rst)
curr_state<=STAT0;
else 
curr_state<=next_state;
end

always @(curr_state or row)  //第二段使用非阻塞赋值
begin
case(curr_state)
STAT0:begin 
next_state=STAT1;  //到了5ms下一次转换
row=4'b1101;
 end
STAT1:begin 
next_state=STAT2;  //到了5ms下一次转换
row=4'b1011;
 end
STAT2:begin 
next_state=STAT3;  //到了5ms下一次转换
row=4'b0111;
 end
STAT3:begin
  next_state=STAT0;  //到了5ms下一次转换
row=4'b1110;
 end
default:begin next_state=STAT0;
 row=4'b1110;
end
endcase
end
always @(posedge clk_200hz or negedge rst)
begin
if(!rst)
key_out<=16'hffff;
else begin
case(next_state)
STAT0:key_out[3:0]<=col;  //16位按键对应输出
STAT1:key_out[7:4]<=col;
STAT2:key_out[11:8]<=col;
STAT3:key_out[15:12]<=col;
default:key_out <= 16'hffff;
endcase
end
end
endmodule