I2S音频总线学习（四）I2S接口设计

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I2S音频总线学习（四）I2S接口设计

一、数据发送端的设计

图1 发送端

           随着WS信号的改变，导出一个WSP脉冲信号，进入并行移位寄存器装入DATA LEFT或DATA RIGHT，从而输出数据被激活。串行数据在时钟下降沿移出。串行数据的默认输入是0，因此所有位于最低位(LSB)后的数据将被设置为0。

二、数据接收端的设计

图2 接收端

         随着第一个WS信号的改变，WSP在SCK信号的下降沿重设计数器。在“1 out of n”译码器对计数器数值进行译码后，第一个串行的数