片上总线Wishbone 学习（四）接口信号定义

最新推荐文章于 2021-03-16 19:40:51 发布

绿萝哥哥

最新推荐文章于 2021-03-16 19:40:51 发布

阅读量470

点赞数 1

本文链接：https://blog.csdn.net/uffgfbft/article/details/87069945

版权

本文详细介绍了Wishbone片上总线的接口信号定义，包括SYSCON模块信号、MASTER和SLAVE的共有信号以及各自端的信号。强调了所有信号为高电平有效，以简化设计。内容涵盖了时钟、复位、数据、地址、控制等关键信号，并解释了它们在主从设备交互中的作用。此外，还提到了总线周期、选通、写使能等概念，帮助理解Wishbone总线的工作原理。

摘要由CSDN通过智能技术生成

片上总线Wishbone 学习（四）接口信号定义

所有的Wishbone接口信号都是高电平有效，设计成高电平有效的主要原因是由于低电平有效信号的书写问题，不同的设计者表达低电平有效信号的方式不同，拿最常见的低电平有效的复位信号来说，其表示方法就有_RST_I、N_RST_I、#RST_I和/RST_I，而高电平有效的信号其表达方式通常只有一种。所有的Wishbone接口信号都以_I或者_O结束。_I表示输入，_O表示输出。（）表示该信号为总线信号，总线的宽度可以为1，也可以为大于1的任何值。

信号分类

SYSCON模块信号

CLK_O：输出信号，系统时钟，作为MASTER和SLAVE的时钟输入：
RST_O：输出复位信号，作为MASTER和SLAVE的复位输入，使得WISHBONE接口内部的状态机全部恢复到起始态。

MASTER和SLAVE的共有信号

CLK_I：输入信号，MASTER和SLAVE的时钟输入端，所有WISHBONE输出信号都在CLK-I的上升沿有效；
DAT_O()：数据输出信号，最大位宽为64位；
RST_I：输入信号，使得WISHBONE接口内部的状态机全部恢复到起始态；
TGD_I()：输入信号，数据标签类型；
TGD_O()：输出信号，数据标签类型；

MASTER端信号

ACK_I：输入信号，确认信号，当该信号有效时，表明一个总线周期结束；
ADR_O()：输出信号，地址输出；
CYC_O：周期输出信号，当该信号有效，表明进程中的总线是有效的，即它确定了总线周期的持续时间。CYC_O从数据传输的第一个比特开始有效，到数据传输结束为止。
ERR_l：输入信号，当该信号有效，表明总线周期非正常结束，表示有