片上总线Wishbone 学习(二)Wishbone总线标准介绍
Wishbone总线产生、发展
市场是推动技术前进的主要动力,人们对各种电子产品不断的更新,更好,更完美的追求刺激了技术的不断升级和创新。反映在IC设计领域,人们开始追求芯片的系统化,单一化,整体化,突出强调从宏观上提高芯片上的性能。SoC正是在这样的环境下孕育而生,并获得了快速的发展。调查,2004年SoC芯片占芯片设计的26%;预测,到2010年市场上90%的芯片是SOC芯片。Wishbone总线也是顺应了芯片技术的发展,提出的一种片上总线系统方案。该方案有助于SoC芯片的整合,加快芯片设计及充分利用前人开发的IP核等。传统的IP核设计没有考虑到可重用设计方法,因此在SoC中要将这些由不同厂家开发的IP核集成到一个芯片中不是一件很容易的事。首先遇到的是如何有效,可靠的把两个或以上的IP核信号互联起来。Silicore公司开发的Wishbone总线能有效的将各种需要的IP核整合起来,使他们之间可以无障碍的通信。而且Wishbone的设计简单、易行,能够适应各种类型IP(软核,固核,硬核)。1999年6月,Silicore公司发布Wishbone总线标准A版,即初级版:
1999年7月,Silicore公司发布Wishbone总线标准A.1版;
2001年1月,Silicore公司发布Wishbone总线标准B版;
2001年1月,Silicore公司发布Wishbone总线标准B.1版