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RSS订阅原创 vivado与modelsim联合仿真遇到的问题2
仿真时常会遇到# Error loading design这样的错误而导致modelsim仿真失败，无波形出现。如下图所示：通常情况下是因代码中设置的端口位数不匹配，或声明有问题如：# ** Fatal: (vsim-3363) ../../../../ofdmtx.srcs/sources_1/new/ifft.v(186): The array length (16) of VHDL port 'm_axis_data_tuser' does not match the width (1).
2021-11-01 19:41:46
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原创 vivado与modelsim联合仿真遇到的问题1
Run simulation之后，一直停留在executing analysis and compilation step...下，不自动跳转到modelsim,如下图所示这时说明vivado中编写的代码有问题，在vivado中编译时不显示，但是modelsim不允许这种错误，无法跳转。Cancel之后，要查看Tcl Console中出现错误的地方，按要求改正,再重新Run simulation即可打开。...
2021-11-01 19:24:17
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空空如也
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