vivado与modelsim联合仿真遇到的问题2

最新推荐文章于 2023-12-07 10:54:41 发布
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仿真时常会遇到# Error loading design这样的错误而导致modelsim仿真失败，无波形出现。如下图所示：

 通常情况下是因代码中设置的端口位数不匹配，或声明有问题

如：# ** Fatal: (vsim-3363) ../../../../ofdmtx.srcs/sources_1/new/ifft.v(186): The array length (16) of VHDL port 'm_axis_data_tuser' does not match the width (1) of its Verilog connection (11th connection).

按上面的提示在源代码中找到相应位置改正即可

 

王小丧
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