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原创 Verilog HDL作业1_2
Verilog HDL作业1_1_2目录Verilog HDL作业1_1_2目录 作业要求 Quartus RTL电路图 仿真波形 代码块作业要求信号定义: 信号名称 方向 位宽 说明 CLK 输入 1 输入时钟信号 RST 输入 1 输入复位清零信号,异步高电平有效 CNT 输出 4 输出计数值信号 计数器特征: 该计数器在电路上电后
2017-05-04 21:46:40 419
原创 Verilog HDL作业1_1
Verilog HDL作业1目录Verilog HDL作业1目录 作业要求 Quartus RTL电路图 仿真波形 代码块作业要求信号定义: 信号名称 方向 位宽 说明 CLK 输入 1 输入时钟信号 RST 输入 1 输入复位清零信号,异步高电平有效 CNT 输出 3 输出计数值信号 计数器特征: 该计数器特征为,从0计数到5,然后又
2017-05-03 23:52:04 581
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