Verilog HDL作业1_1

Verilog HDL作业1_1

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目录

作业要求

信号定义：

信号名称	方向	位宽	说明
CLK	输入	1	输入时钟信号
RST	输入	1	输入复位清零信号，异步高电平有效
CNT	输出	3	输出计数值信号

计数器特征：
该计数器特征为，从0计数到5，然后又变成0，如此往复

0 1 2 … 5	0 1 2 … 5	0 1 2 … 5	……

Quartus RTL电路图

仿真波形

代码块

module verilog_HDL_1(clk, rst,cnt);
reg[3:0] length=4'D5;
input clk,rst;

output reg[3:0]cnt;

always @(posedge clk)
begin
 if(rst)
  cnt<=4'h0;
  else
  begin
     if (cnt[3:0]==length)
     begin
        cnt[3:0]=0;
     end
     else
          cnt[3:0]=cnt[3:0]+1;
     end
  end
  endmodule