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原创 VIVADO调试错误【持续更新】
原文链接:https://blog.csdn.net/qq_42565324/article/details/135237741。最近在AXI_LITE IP核中进行仿真时遇到下面的问题。
2024-04-06 00:15:44
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原创 FPGA VERILOG解析SV报文
1)GMII_TO_RGMII模块,实现RGMII和GMII接口的转换2)SV模块,实现SV报文的解析3)CRC模块,实现接收帧的CRC校验4)SYSTEM_ILA模块,用于调试5)CLK_WIZ模块,供原语200MHz的时钟,和ILA125MHz的时钟该程序用于验证SV解析代码的正确性。
2024-01-27 16:07:09
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原创 AXI STREAM外设+AXI STRAM DATA FIFO+AXI DMA总线时序观察
搭建了AXI STREAM外设+AXI STRAM DATA FIFO+AXI DMA的测试环境,用ILA抓取各个环节的信号,直观感受AXI-STREAM外设开始传输和AXI DMA完成传输两个关键节点PS与PL的交互。
2023-12-23 01:38:51
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nginx与uwsgi与https部署.doc
2019-12-28
MAC帧格式分析与应用
2010-08-26
C51温度采集与控制
2010-08-26
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